定时 规格
(持续)
PCM 接口 定时
标识 参数 最小值 典型值 最大值 单位
f
BCLK
频率 的 BCLK (将 相异 从 64KHz 至 4.096mhz 在 8KHz
increments, TS5070 仅有的)
64 4096
kHz
t
WBH
时期 的 BCLK 高 (量过的 从 V
IH
至 V
IH
)
80
ns
t
WBL
时期 的 BCLK 低 (量过的 从 V
IL
至 V
IL
)
80
ns
t
RB
上升 时间 的 BCLK (量过的 从 V
IL
至 V
IH
)30ns
t
FB
下降 时间 的 BCLK (量过的 从 V
IH
至 V
IL
)30ns
t
HBF
支撑 时间, BCLK 低 至 FS
x/r
高 或者 低
30
ns
t
SFB
建制 时间 FS
x/r
高 至 BCLK 低
30
ns
t
DBD
延迟 时间, BCLK 高 至 数据 有效的 (加载 = 100pF 加 2 LSTTL
负载)
80
ns
t
DBZ
延迟 时间 从 BCLK8 低 至 Dx 无能 (如果 FSx already 低);
FSx 低 至 Dx 无能 (如果 BCLK8 低);
BCLK9 高 至 Dx 无能 (如果 FSx 安静的 高)
15
80 ns
t
DBT
延迟 时间 从 BCLK 和 FSx 两个都 高 至 TSx 低 (加载 = 100pF
加 2 LSTTL 负载)
60
ns
t
ZBT
延迟 时间 从 BCLK8 低 至 TSx 无能 (如果 FSx already 低);
FSx 低 至 TSx 无能 (如果 BCLK8 低);
BCLK9 高 至 TSx 无能 (如果 FSx 安静的 高);
15 60 ns
t
DFD
延迟 时间, FSx 高 至 数据 有效的 (加载 = 100pF 加 2 LSTTL
负载, 应用 如果 FSx rises 后来的 比 BCLK rising 边缘 在 非-
delayed 数据 模式 仅有的)
80
ns
t
SDB
建制 时间, D
R
0/1 有效的 至 BCLK 低
30
ns
t
HBD
支撑 时间, BCLK 低 至 dr0/1 Invalid
20
ns
图示 5:
非 Delayed 数据 定时 (短的 框架 模式)
TS5070 - TS5071
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