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V54C316162VC rev. 1.4 12月 2001
mosel vitelic
V54C316162VC
信号 管脚 描述
管脚 名字 输入 函数
CLK 时钟 输入 系统 时钟 输入. 起作用的 在 这 积极的 rising 边缘 至 样本 所有 inptus
CKE 时钟 使能 Activates 这 CLK 信号 当 高 和 deactivates 这 CLK 当 低.
CKE 低 initiates 这 电源 向下 模式, suspend 模式, 或者 这 自
refresh 模式
CS
碎片 选择 使不能运转 或者 使能 设备 运作 用 masking 或者 enabling 所有 输入
除了 clk, CKE 和 DQMi
RAS
行 地址 Strobe Latches 行 地址 在 这 积极的 边缘 的 CLK 和 RAS 低.
使能 行 进入 &放大; precharge
CAS
Column 地址 Strobe Latches column 地址 在 这 积极的 边缘 的 CLK 和 CAS 低.
使能 column 进入
我们
写 使能 使能 写 运作
一个
0
-一个
10
地址 在 一个 bank 活动 command, 一个
0
-一个
10
定义 这 行 地址.
在 一个 读 或者 写 command, 一个
0
-一个
7
定义 这 column 地址. 在
增加 至 这 column 地址 一个
10
是 使用 至 invoke 自动 precharge BA
定义 这 bank 至 是 precharged. 一个
10
是 低, 自动 precharge 是 无能
在 一个 precharge 循环, 如果 一个
10
是 高, 两个都 bank 将 是 precharged ,
如果 一个
10
是 低, 这 BA 是 使用 至 decide 这个 bank 至 precharge. 如果 一个
10
是
高, 所有 banks 将 是 precharged.
BA Bank 选择 选择 这个 bank 至 活动. BA 低 选择 bank 一个 和 高 选择
bank B
i/o
1
-i/o
16
数据 输入/输出 数据 输入/输出 是 多路复用 在 这 一样 管脚
udqm, LDQM 数据 输入/输出 掩饰 制造 数据 输出 hi-z. Blocks 数据 输入 当 DQM 是 起作用的
vdd/vss 电源 供应/地面 电源 供应. +3.3v ± 0.3v/地面
vddq/vssq 数据 输出 电源/地面 提供 分开的 电源/地面 至 DQs 为 改进 噪音 免除
NC 非 连接
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