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V54C316162VC rev. 1.4 12月 2001
mosel vitelic
V54C316162VC
地址 输入 为 模式 设置 (模式 寄存器 运作)
电源 在 和 Initialization
这 default 电源 在 状态 的 这 模式 寄存器 是
供应者 明确的 和 将 是 未阐明的. 这
下列的 电源 在 和 initialization sequence
guarantees 这 设备 是 preconditioned 至 各自
用户 明确的 needs. 像 一个 常规的 dram,
这 同步的 DRAM 必须 是 powered 向上 和
initialized 在 一个 predefined manner. 在 电源 在,
所有 VCC 和 VCCQ 管脚 必须 是 建造 向上
同时发生地 至 这 指定 电压 当 这
输入 信号 是 使保持 在 这
“
NOP
”
状态. 这 电源
在 电压 必须 不 超过 vcc+0.3v 在 任何 的
这 输入 管脚 或者 VCC 供应. 这 CLK 信号
必须 是 started 在 这 一样 时间. 之后 电源 在,
一个 最初的 pause 的 200
µ
s 是 必需的 followed 用 一个
precharge 的 两个都 banks 使用 这 precharge
command. 至 阻止 数据 contention 在 这 DQ
总线 在 电源 在, 它 是 必需的 那 这 DQM 和
CKE 管脚 是 使保持 高 在 这 最初的 pause
时期. Once 所有 banks 有 被 precharged, 这
模式 寄存器 设置 Command 必须 是 issued 至
initialize 这 模式 寄存器. 一个 最小 的 第八
自动 Refresh 循环 (cbr) 是 也 必需的.这些
将 是 完毕 在之前 或者 之后 程序编制 这 模式
寄存器. 失败 至 follow 这些 步伐 将 含铅的 至
unpredictable 开始-向上 模式.
程序编制 这 模式 寄存器
这 模式 寄存器 designates 这 运作
模式 在 这 读 或者 写 循环. 这个 寄存器 是 di-
vided 在 4 地方. 一个 Burst 长度 地方 至 设置 这
长度 的 这 burst, 一个 寻址 选择 位 至
程序 这 column 进入 sequence 在 一个 burst
循环 (interleaved 或者 sequential), 一个 CAS
Latency
地方 至 设置 这 进入 时间 在 时钟 循环 和 一个 运算-
限定 模式 地方 至 differentiate 在 正常的
运作 (burst 读 和 burst 写) 和 一个 特定的
Burst 读 和 单独的 写 模式. 这 模式 设置
运作 必须 是 完毕 在之前 任何 活动 com-
mand 之后 这 最初的 电源 向上. 任何 内容 的 这
模式 寄存器 能 是 改变 用 re-executing 这
模式 设置 command. 所有 banks 必须 是 在 前-
charged 状态 和 CKE 必须 是 高 在 least 一个
时钟 在之前 这 模式 设置 运作. 之后 这 模式
寄存器 是 设置, 一个 备用物品 或者 NOP command 是
必需的. 低 信号 的 RAS
,cas, 和 我们 在 这
积极的 边缘 的 这 时钟 活动 这 模式 设置
运作. 地址 输入 数据 在 这个 定时 定义
参数 至 是 设置 作 显示 在 这 previous 表格.
A3A4 A2 A1 A0
A9
A8 A7 A6 A5
地址 总线 (ax)
BT Burst 长度CAS Latency
模式 寄存器
CAS Latency
A6 A5 A4 Latency
000 保留
001 保留
010 2
011 3
101 保留
110 保留
111 保留
Burst 长度
A2 A1 A0
长度
Sequential Interleave
000 1 1
001 2 2
010 4 4
011 8 8
1 0 0 保留 保留
1 0 1 保留 保留
1 1 0 保留 保留
1 1 1 全部 页 保留
Burst 类型
A3 类型
0 Sequential
1 Interleave
测试 模式
A8 A7 模式
00
模式 Reg
设置
测试
模式
写 Burst 长度
写 Burst 长度
A9 长度
0Burst
1 单独的 位
A10
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