TLV320VD30
vdsl codec
slws086 – 六月 1999
14
邮递 办公室 盒 655303
•
达拉斯市, 德州 75265
串行 总线 电源 控制
当 这 电源 模式 寄存器 位 (reg7<0>) 是 设置 低, 控制 的 这 各自 的 这 下列的 主要的 函数的
blocks 是 得到 通过 它们的 单独的 使能 寄存器 位 在 寄存器 7.
D
rfi canceller
D
PGA
D
CEQ
D
模数转换器
D
传输者
D
声调 探测器
串行 接口 运作
一个 串行 接口 有 被 包含 至 准许 两个都 读 和 写 进入 的 这 7 内部的 12-位 寄存器. 这
串行 时钟 (sclk) 是 发生 内部 和 运作 在 1.38 mhz (22.08 mhz 系统 时钟 分隔 用 16).
数据 是 transferred 横过 这 接口 在 groups 的 16 位 各自, 这 顺序 的 这个 是 作 显示 在 表格 4,
(lsb 第一):
表格 4. 数据 转移 顺序
serbit<0> serbit<1> serbit<2> serbit<3> serbit<4> serbit<5>
…
serbit <15>
r/w (读 = 1, 写 = 0) reg<0> reg<1> reg<2> 数据<0> 数据<1>
…
数据<11>
一个 读 或者 写 运作 是 initiated 当 这 senable 输入 终端 是 抽样 高 在 这 rising 边缘 的
sclk. 这 新当选的 数据 是 然后 captured 在 这 下列的 16 rising edges 的 sclk. 这 第一 位 确定
whether 一个 读 或者 写 是 至 引领 放置 (读 = 1, 写 = 0). 这 next 3 位 决定 这 地址 的 这 寄存器
至 是 accessed. 如果 一个 写 运作 是 选择, 这 remaining 12 位 的 sin 数据 代表 这 数据 至 是 写
至 这 addressed 寄存器, 因此 完成 这 写 运作. 这个 是 显示 在 图示 5.
SCLK
SENABLE
SIN
01 2 3 4 131415
图示 5. 寄存器 写 运作 定时 图解
如果 一个 读 运作 有 被 选择, 这些 12 数据 位 是 ignored. 为 一个 读 运作, 这 sready 输出
终端 是 asserted 为 一个 时钟 循环 立即 下列的 这 clocking 的 serbit<15> followed 用 16 位 的
数据 在 这 sout 输出 终端 在 这 顺序 概述 在之上. serdata<0> 是 总是 1 在 这个 情况 为
读
, 和
这 reg<2:0> 地方 indicates 这 数据 寄存器 正在 读. 这个 是 显示 在 图示 6.
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