VP2612
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图示 6. 串行 接口 定时
XCLK
线条 比率 时钟
VAL
准备好 至 send
TD
transmitted 数据
CTS
clear 至 send
RDY
接受者 准备好
的 这些 信号 xclk, cts 和 rdy 是 有提供的 用
这 接到 设备, 这 latter 二 表明 那 这 接受者
是 准备好 至 接受 数据. 这 val 线条 是 使用 至 信号 那 这
vmux 是 准备好 至 开始 transmitting 有效的 数据, 和 这 td 线条
提供 这 数据. 这 signaling convention 是 作 跟随:
CTS = 1 接到 设备 不 准备好
RDY = 0
cts = 0 接到 设备 准备好 至 接受 数据
RDY = x
CTS =1 接到 设备 准备好 至 接受 数据
RDY =1
这 val 线条 是 带去 高 用 这 重置 输入, 和 当
这 接到 设备 信号 那 它 是 准备好 至 接受 数据 然后
这 vp2612 takes 这 val 线条 低 在 一个 下落 边缘 的 一个
xclk. 这 数据 是 然后 clocked 输出 在 subsequent 下落
edges 的 这 xclk 信号, 所以 那 它 能 是 抽样 用 这
接受者 在 这 rising 边缘 的 这 时钟.
如果 一个 简单的 串行 接口 是 必需的, 这 cts 输入
应当 是 系 低 和 这 rdy 输入 系 高. 它 是 可能
至 使用 一个 能变的 比率 时钟 提供 这 最大
instantaneous 位 比率 做 不 超过 8mbits/s, 和 这
平均 时钟 比率 在 32 位 做 不 超过 2mbits/s.
定时 延迟 和 遵守 至 这 新当选的 xclk 是 显示
在 图示 6.
jtag 测试 接口
这 vp2612 包含 一个 测试 接口 consisting 的 一个
boundary scan 循环 的 测试 寄存器 放置 在 这 焊盘
和 这 核心 的 这 碎片. 这 控制 的 这个 循环 是 全部地 jtag/
ieee 1149-1 1990 兼容. 请 谈及 至 这个 文档
为 一个 全部 描述 的 这 标准.
这 接口 有 five 专心致志的 管脚: tms, tdi, tdo,
tck 和 trst. 这 trst 管脚 是 一个 独立 重置 为 这
接口 控制 和 应当 是 搏动 低, soon 之后
电源 向上; 如果 这 jtag 接口 是 不 至 是 使用 它 能 是 系
低 permanently. 这 tdi 管脚 是 这 输入 为 shifting 在 串行
操作指南 和 测试 数据; tdo 这 输出 为 测试 数据. 这
tck 管脚 是 这 独立 时钟 为 这 测试 接口 和
寄存器, 和 tms 这 模式 选择 信号.
tdi 和 tms 是 clocked 在 在 这 rising 边缘 的 tck,
和 所有 输出 transitions 在 tdo 发生 在 它的 下落 边缘.
说明 是 clocked 在 这 3 位 操作指南 寄存器
(非 parity 位) 和 这 下列的 说明 是 有.
操作指南 寄存器 名字
( msb 第一 )
111 绕过
000 EXTEST
010 样本/preload
这 tap 控制 使用 在 这个 设备 做 不 支持
一个 独立的 intest 操作指南 但是 准许 extest 至 驱动 这
internals 的 这 设备 作 好 作 至 驱动 这 输出 管脚.
输出 使能 是 因此 呈现 在 这 chain 这个 是 不
连接 至 管脚 但是 这个 准许 extest 至 是 使用 至
控制 这 阻抗 的 所有 这 输出. 这 jtag 信号
txd 控制 这 txd 总线, hd 控制 这 hd 总线, 和 tops
控制 所有 remaining 输出. 这 toe 管脚, 这个 能
separately 是 使用 至 控制 这 阻抗 的 所有 这 输出,
能 是 监控 作 一个 输入 通过 这 scan chain 但是
不能 是 使用 至 控制 这 输出 通过 这 TAP
控制.
接受者 准备好 r =1, i =1
25ns 最大值
25ns 最大值
数据 有效的
20 最小值
25ns 最大值
XCLK
i/p
数据
o/p
数据 有效的
o/p (val)
准备好 从
接受者
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