VITESSE
半导体 公司
数据 薄板
vsc8061/vsc8062
2.5gb/s 16-位
多路调制器/demultiplexer chipset
页 8 g52069-0, rev 4.3
05/11/01
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连接 为 输入
图示 7: 交流-连接 为 dclk, dclkn 输入
dclk, dclkn 输入
内部的 偏置 将 位置 这 涉及 电压 的 大概 -1.32v 在 两个都 这 真实 和 comple-
ment 输入. 这个 输入 能 也 是 直流-结合 或者 交流-结合; 它 能 也 是 驱动 单独的-结束 或者 differen-
tially. 图示 7 显示 这 配置 为 一个 单独的-结束, 交流-连接 运作. 在 这 情况 的 直接
连接 和 单独的-结束 输入, 它 是 推荐 那 一个 稳固的 v
REF
为 ecl 水平 是 使用 为 这 comple-
mentary 输入.
高-速 时钟 和 串行 数据 输入
它 是 推荐 那 所有 高-速 时钟 和 串行 数据 输入 (clk/clkn 为 这 vsc8061; di/din
和 clk/clkn 为 这 vsc8062) 是 交流-结合. 图示 8 显示 这 配置 为 一个 单独的-结束 ac-
连接 运作.
在 大多数 situations, 这些 输入 将 有 高 转变 密度 和 little 直流 补偿. 不管怎样, 在 具体情况
在哪里 这个 做 不 支撑, 直接 直流 连接 是 可能. 这 下列的 是 至 assist 在 这个 应用.
所有 串行 数据 和 时钟 输入 有 这 一样 电路 topology, 作 显示 在 图示 8. 这 涉及 电压
是 创建 用 一个 电阻 分隔物 作 显示. 如果 这 输入 信号 是 驱动 differentially 和 直流-结合 至 这 部分,
这 mid-要点 的 这 输入 信号 摆动 应当 是 集中 关于 这个 涉及 电压 和 不 超过 这 最大值-
imum 容许的 振幅. 为 单独的-结束, 直流-连接 行动, 它 是 推荐 这 用户 提供 一个
外部 涉及 电压 这个 有 更好的 温度 和 电源 供应 噪音 拒绝 比 这 在-碎片 resis-
tor 分隔物. 这 外部 涉及 应当 有 一个 名义上的 值 作 表明 在 这 表格 和 能 是 连接 至
也 一侧 的 这 差别的 门.
V
TT
DCLK
DCLKN
V
CC
= 地
V
TT
= -2v
-1.32v
-1.32v
R
| |
= 1k
Ω
C
在
C
SE
V
TT
碎片 boundary
C
在
典型值 = 0.1
µ
F
C
SE
典型值 = 0.1
µ
f 为 单独的-结束 产品
Z
O
R
T
= z
O
(电容 值 是 选择 为 dclk = 155mb/s.)
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