切换 特性
V
CC
ea
50V T
一个
ea
25
C (看 部分 1 为 波形 和 加载 配置)
C
L
e
15 pF
标识 参数 R
L
e
400
X
单位
最小值 最大值
f
最大值
最大 时钟 频率 20 MHz
t
PLH
传播 延迟 31
ns
t
PHL
PL 至 Q7 或者 Q740
t
PLH
传播 延迟 24
ns
t
PHL
CP1 至 Q7 或者 Q731
t
PLH
传播 延迟 17
ns
t
PHL
P7 至 Q7 36
t
PLH
传播 延迟 27
ns
t
PHL
P7 至 Q727
便条 1
所有 typicals 是 在 V
CC
e
5V T
一个
e
25
C
便条 2
不 更多 比 一个 输出 应当 是 短接 在 一个 time
函数的 描述
这 ’165 包含 第八 clocked masterslave RS flip-flops
连接 作 一个 变换 寄存器 和 auxiliary gating 至 提供
overriding 异步的 并行的 entry 并行的 数据 enters
当 这 PL
信号 是 LOW 这 并行的 数据 能 改变
当 PL
是 低 提供 那 这 推荐 建制 和
支撑 时间 是 observed
为 clocked operation PL
必须 是 HIGH 这 二 时钟
输入 执行 identically 一个 能 是 使用 作 一个 时钟 inhibit
用 应用 一个 高 signal 至 避免 翻倍 clocking 如何-
ever 这 inhibit 信号 应当 仅有的 go 高 当 这 时钟
是 HIGH Otherwise 这 rising inhibit 信号 将 导致 这
一样 回馈 作 一个 rising 时钟 edge 这 flip-flops 是
边缘-triggered 为 串行 operations 这 串行 输入 数据
能 改变 在 任何 time 提供 仅有的 那 这 推荐-
ed 建制 和 支撑 时间 是 observed 和 遵守 至 这
rising 边缘 的 这 clock
真实 表格
PL
CP 内容
回馈
1 2 Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7
L X X P0 P1 P2 P3 P4 P5 P6 P7 并行的 Entry
HL
L
D
S
Q0 Q1 Q2 Q3 Q4 Q5 Q6 正确的 变换
HH
L
Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 非 改变
H
L
LD
S
Q0 Q1 Q2 Q3 Q4 Q5 Q6 正确的 变换
H
L
H Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 非 改变
H
e
高 电压 水平的
L
e
低 电压 水平的
X
e
不重要
L
e
积极的 Rising 边缘
逻辑 图解
TLF9782–3
3
: 点此下载
