w134m/w134s
文档 #: 38-07426 rev. *b 页 4 的 12
图示 3
显示 更多 详细信息 的 the ddll 系统 architecture,
包含 这 drcg 输出 使能 和 绕过 模式.
阶段 探测器 信号
这 drcg 阶段 探测器 receives 二 输入 从 这 核心
逻辑, pclkm (pclk/m) 和 synclkn (synclk/n). 这 m 和 n
dividers 在 这 核心 逻辑 是 选择 所以 那 这 发生率 的
pclkm 和 synclkn 是 完全同样的. 这 阶段 探测器 发现
这 阶段 区别 在 the 二 输入 clocks, 和 驱动
这 drcg 阶段 aligner 至 无效的 这 输入 阶段 错误 通过
这 distributed 循环. 当 这 循环 是 锁, 这 输入 阶段
错误 在 pclkm 和 synclkn是 在里面 这 规格
t
err,pd
给 在 这 设备 特性 表格 之后 这 锁
时间 给 在 这 状态 转变 部分.
这 阶段 探测器 aligns 这 rising 边缘 的 pclkm 至 这
rising 边缘 的 synclkn. 这 duty 循环 的 这 阶段 探测器
输入 clocks 将 是 within 这 规格 直流
在,pd
给 在 这
运行 情况 表格. beca使用 这 职责 循环 的 这 二
阶段 探测器 输入 clocks 将 不 必然地 是 完全同样的,
这 下落 edges 的 pclkm 和 synclkn 将 不 是 排整齐
当 这 rising edges 是 排整齐.
这 电压 水平 的 这 pclkm 和 synclkn 信号 是 deter-
mined 用 这 控制. 这 pin vddipd 是 使用 作 这 电压
涉及 为 这 阶段 探测器 输入 和 应当 是
连接 至 这 输出 voltage 供应 的 这 控制. 在
一些 产品, 这 drcg pll 输出 时钟 将 是 使用
直接地, 用 bypassing 这 phase aligner. 如果 pclkm 和 synclkn
是 不 使用, 那些 输入 必须 是 grounded.
选择 逻辑
Table 2
显示 这 逻辑 为 selecting 这 pll 预分频器 和
反馈 dividers 至 决定 这 乘以 比率 为 这 pll
从 这 输入 refclk. 分隔物 一个 sets 这 反馈 和 分隔物
b sets 这 预分频器, 所以 这 pll 输出 时钟 频率 是 设置
用: pllclk = refclk*a/b.
Table 3
显示 这 逻辑 为 enabling 这 时钟 输出, 使用
这 stopb 输入 信号. 当 stopb 是 高, 这 drcg 是 在
它的 正常的 模式, 和 clk 和 clkb 是 complementary 输出
下列的 这 阶段 aligner 输出 (paclk). 当 stopb 是
低, 这 drcg 是 在 这 clk 停止 模式, 这 输出 时钟
驱动器 是 无能 (设置 至 hi-z), 和 这 clk 和 clkb settle
至 这 直流 电压 v
x,停止
作 给 在 这 设备 character-
istics 表格. 这 水平的 的 v
x,停止
是 设置 用 一个 外部 电阻
网络.
Table 4
显示 这 逻辑 为 selecting 这 绕过 和 测试
模式. 这 选择 位, s0 和 s1, 控制 这 选择 的
这些 模式. 这 绕过 模式 brings 输出 这 全部-速 pll
输出 时钟, bypassing 这阶段 aligner. 这 测试 模式
brings 这 refclk 输入 所有 the 方法 至 这 输出, bypassing
两个都 这 pll 和 这 阶段 aligner. 在 这 输出 测试 模式
(oe), 两个都 这 clk 和 clkb 输出 是 放 在 一个
高-阻抗 状态 (hi-z). 这个 能 是 使用 为 组件
测试 和 为 板-水平的 测试.
w134m/w134s
Refclk
W133
PLL
阶段
排整齐
D
4
DLL
RAC
RMC
m n
齿轮
比率
逻辑
Pclk
Busclk
Synclk
pclk/m
synclk/n
s0/s1
StopB
W158
W159
W161
W167
图示 3. ddll 包含 详细信息 的 drcg
CY2210
表格 2. pll 分隔物 选择
Mult0 Mult1
W134M W134S
ABAB
009241
016161
118181
10163163
表格 3. 时钟 停止 模式 选择
模式 StopB Clk ClkB
正常的 1 PAclk PAclkB
clk 停止 0 V
x,停止
V
x,停止
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