w134m/w134s
文档 #: 38-07426 rev. *b 页 6 的 12
定时 图解
表格 8. 状态 转变 latency 规格
转变 从 至
转变 latency
描述参数 最大值
一个 电源-向下 正常的 t
POWERUP
3 ms 时间 从 pwrdnb 至 clk/clkb 输出 settled
(excluding t
DISTLOCK
).
C 电源-向下 clk 停止 t
POWERUP
3ms 时间 从 pwrdnb 直到 这 内部的 pll 和 时钟 有
转变 在 和 settled.
K 电源-向下 测试 t
POWERUP
3 ms 时间 从 pwrdnb 至 clk/clkb 输出 settled
(excluding t
DISTLOCK
).
GV
DD
在 正常的 t
POWERUP
3 ms 时间 从 v
DD
是 应用 和 settled 直到 clk/clkb
输出 settled (excluding t
DISTLOCK
).
HV
DD
在 clk 停止 t
POWERUP
3 ms 时间 从 v
DD
是 应用 和 settled 直到 内部的 pll
和 时钟 有 转变 在 和 settled.
MV
DD
在 测试 t
POWERUP
3 ms 时间 从 v
DD
是 应用 和 settled 直到 内部的 pll
和 时钟 有 转变 在 和 settled.
J 正常的 正常的 t
MULT
1ms 时间 从 当 mult0 或者 mult1 changed 直到 clk/clkb
输出 resettled (excluding t
DISTLOCK
).
t
POWERUP
t
POWERDN
t
停止
t
在
t
CLKON
t
CLKOFF
t
CLKSETL
PwrDnB
clk/clkb
电源-向下 exit 和 entry
输出 使能 控制
StopB
clk/clkb
输出 时钟
不 指定
glitches 将
时钟 使能
和 glitch-自由
时钟 输出 settled 在里面
50 ps 的 这 阶段 在之前
无能
出现
图示 5. 状态 转变 定时 图解
t
MULT
clk/clkb
mult0 和/或者 mult1
图示 6. 乘以 转变 定时
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