w83194r-39/-39a
初步的
发行 释放 日期: 将 1998
-17- 修订 0.20
10.0 电源 管理 定时
10.1 cpu_stop# 定时 图解
CPUCLK
(内部的)
PCICLK
(内部的)
pciclk_f
cpu_stop#
cpuclk[0:3]
SDRAM
3
4
1 2 3 4 1 2
为 同步的 chipset, cpu_stop# 管脚 是 一个 异步的
“
起作用的 低
”
输入 管脚 使用 至 停止
这 cpu clocks 为 低 电源 运作. 这个 管脚 是 asserted synchronously 用 这 外部 控制
逻辑 在 这 rising 边缘 的 自由 运动 pci 时钟(pciclk_f). 所有 其它 clocks 将 continue 至 run
当 这 cpu clocks 是 stopped. 这 cpu clocks 将 总是 是 stopped 在 一个 低 状态 和 重新开始
输出 和 全部 脉冲波 宽度. 在 这个 情况, cpu
“c
locks 在 latency
“
是 较少 比 4 cpu clocks 和
“c
locks 止 latency
”
是 较少 然后 4 cpu clocks.
10.2 pci_stop# 定时 图解
CPUCLK
(内部的)
PCICLK
(内部的)
pciclk_f
pci_stop#
pciclk[0:5]
1
2
1
2
为 同步的 chipset, pci_stop# 管脚 是 一个 异步的
“a
ctive 低
”
输入 管脚 使用 至 停止
这 pciclk [0:4] 为 低 电源 运作. 这个 管脚 是 asserted synchronously 用 这 外部 控制
逻辑 在 这 rising 边缘 的 自由 运动 pci 时钟(pciclk_f). 所有 其它 clocks 将 continue 至 run
当 这 pci clocks 是 stopped. 这 pci clocks 将 总是 是 stopped 在 一个 低 状态 和 重新开始
输出 和 全部 脉冲波 宽度. 在 这个 情况, pci
“c
locks 在 latency
“
是 较少 比 2 pci clocks 和
“c
locks 止 latency
”
是 较少 然后 2 pci clocks.
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