40mx 和 42mx fpga families
1-24 v6.0
注释:
* 值 是 显示 为 a42mx36 ‘–3’ 在5.0v worst-情况 商业的 情况.
** 加载-依赖
图示 1-19 •
42mx 定时 模型 (逻辑 功能 使用 quadrant clocks)
便条:
*values 是 显示 为 a42mx36 ‘–3 在 5.0v worst-情况 商业的 情况.
图示 1-20 •
42mx 定时 模型 (sram 功能)
排列
Clocks
Combin
-
在oria l
逻辑
包含
DQ
fo =32
输出 延迟内部的 delays输入 delays
i/o 单元
DQ
†
Combinatorial
逻辑 单元
Sequential
逻辑 单元
i/o 单元
i/o 单元
DQ
Predicted
Routing
延迟
G
G
t
rd1=0.7 ns
t
rd2=1.9 ns
t
rd4=1.4 ns
t
rd8=2.3 ns
t
outh=0.00 ns
t
outsu=0.3 ns
t
glh=2.6 ns
t
dlh=2.5 ns
t
dlh=2.5 ns
t
enhz=4.9 ns
t
rd1=0.70 ns
t
lco=5.2 ns (明亮的 负载, 垫子-至-垫子)
t
co=1.3 ns
t
sud=0.3 ns
t
hd=0.00 ns
t
pd=1.2 ns
t
ird1=2.0 ns
t
inyl=0.8 ns
t
inh=0.0 ns
t
insu=0.3 ns
t
ingl=1.3 ns
F
最大值=296 mhz
t
ckh=2.70 ns
t
inpy=1.0ns
Input 延迟
i/o 单元
DQ
排列
Clocks
G
i/o 单元
DQ
G
wd [7:0]
wrad [5:0]
BLKEN
WEN
WCLK
rd [7:0]
RDAD[5:0]
REN
RCLK
Predicted
Routing
延迟
t
ghl=2.9ns
t
lsu=0.5ns
t
lh=0.0ns
t
dlh=2.6ns
t
adsu=1.6ns
t
adh=0.0ns
t
rensu=0.6ns
t
rco=3.4ns
t
adsu=1.6ns
t
adh=0.0ns
t
wensu=2.7ns
t
bens=2.8ns
t
rd1=0.9ns
F
最大值
=167 mhz
t
ird1=2.0ns
t
insu=0.5ns
t
inh=0.0ns
t
ingo=1.4ns
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