A42MX09-2TQ100M_集成电路资料查询网

40mx 和 42mx fpga families
v6.0 1-25
参数 度量 
图示 1-21 •
输出 缓存区 延迟
图示 1-22 •
交流 测试 负载
至 交流 test 负载 (显示n 在下)
PAD
D
E
TRIBUFF
在
50%
PAD
1.5v
50%
1.5v
E
50%
PAD
1.5v
50%
10%
E
50%
PAD
地
1.5v
50%
90%
t
ENZL
t
ENLZ
t
ENZH
t
ENHZ
t
DLH
t
DHL
V
OL
V
OH
V
CCI
V
OL
V
OH
35 pf
加载 1
(使用 至 measure 传播 延迟)
至 这 输出 下面 测试
至 这 输出下面 测试
加载 2
(使用 至 measure rising/下落 edges)
V
CCI
地
35 pf
Ω
r 至 v
CCI
为
t
plz/
t
PZL
r 至 地 为
t
phz/
t
PZH
R=1k
图示 1-23 •
输入 缓存区 延迟
PA D
Y
在BUF
PAD
3V
0V
1.5v
Y
地
50%
1.5v
50%
t
INYL
t
INYH
V
CCI
图示 1-24 •
单元 延迟
S
一个
B
Y
s, 一个或者 b
Y
50%
t
PLH
Y
50%
50%
50%
50%
50%
t
PHL
PHL
t
PLH

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40mx 和 42mx fpga families v6.0 1-25 参数度量图示 1-21 • 输出缓存区延迟图示 1-22 • 交流测试负载至交流 test 负载 (显示n 在下) PAD D E TRIBUFF 在 50% PAD 1.5v 50% 1.5v E 50% PAD 1.5v 50% 10% E 50% PAD 地 1.5v 50% 90% t ENZL t ENLZ t ENZH t ENHZ t DLH t DHL V OL V OH V CCI V OL V OH 35 pf 加载 1 (使用至 measure 传播延迟) 至这输出下面测试至这输出下面测试加载 2 (使用至 measure rising/下落 edges) V CCI 地 35 pf Ω r 至 v CCI 为 t plz/ t PZL r 至地为 t phz/ t PZH R=1k 图示 1-23 • 输入缓存区延迟 PA D Y 在BUF PAD 3V 0V 1.5v Y 地 50% 1.5v 50% t INYL t INYH V CCI 图示 1-24 • 单元延迟 S 一个 B Y s, 一个或者 b Y 50% t PLH Y 50% 50% 50% 50% 50% t PHL PHL t PLH

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