scls402k −april 1998 − 修订 april 2005
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邮递 办公室 盒 655303
•
达拉斯市, 德州 75265
描述/订货 信息 (持续)
clocking 是accomplished 用 一个 低-至-高 转变 的 这 时钟 (clk) 输入 当 sh/LD是 使保持 高 和 时钟
inhibit(clk inh) 是 使保持 低. 这 功能 的 clk 和 clk inh 是 interchangeable. 自从 一个 低 clk 和 一个
低-至-高 转变 的 clk inh accomplishes clocking, clk inh 应当 是 changed 至 这 高 水平的 仅有的
当 clk 是 高. 并行的 加载 是 inhibited 当 sh/LD
是 使保持 高. 这 并行的 输入 至 这 寄存器 是
使能 当 sh/LD
是 使保持 低, independently 的 这 水平 的 clk, clk inh, 或者 ser.
这些 设备 是 全部地 指定 为 partial-电源-向下 产品 使用 i
止
. 这 i
止
电路系统 使不能运转 这
输出, 阻止 损害的 电流 backflow 通过 这 设备 当 它们 是 powered 向下.
函数 表格
输入
运作
sh/ LD CLK clk inh
运作
L X X 并行的 加载
H HX Q
0
H XH Q
0
H L
↑
变换
H
↑
L 变换
逻辑 图解 (积极的 逻辑)
S
1D
R
C1
S
1D
R
C1
S
1D
R
C1
S
1D
R
C1
S
1D
R
C1
S
1D
R
C1
S
1D
R
C1
S
1D
R
C1
1
15
2
10
sh/ld
clk inh
CLK
SER
9
7
Q
H
Q
H
11 12 13 14 3 4 5 6
ABCDEFGH
管脚 号码 显示 是 为 这 d, db, dgv, j, ns, pw, rgy, 和 w packages.
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