MAX1403
+3v, 18-位, 低-电源, multichannel,
oversampling (sigma-delta) 模数转换器
8 _______________________________________________________________________________________
便条 20:
所有 输入 信号 是 指定 和 t
r
= t
f
= 5ns (10% 至 90% 的 v
DD
) 和 安排时间 从 一个 电压 水平的 的 1.6v.
便条 21:
看 图示 4.
便条 22:
timings 显示 在 tables 是 为 这 情况 在哪里 sclk idles 高 在 accesses. 这 部分 将 也 是 使用 和 sclk
idling 低 在 accesses, 提供
CS
是 toggled. 在 这个 情况 sclk 在 这 定时 图解 应当 是 inverted 和
这 条款 “sclk 下落 edge” 和 “sclk rising edge” exchanged 在 这 规格 tables. 如果
CS
是 permanently 系
低, 这 部分 应当 仅有的 是 运作 和 sclk idling 高 在 accesses.
便条 23:
clkin 职责 循环 范围 是 45% 至 55%. clkin 必须 是 有提供的 whenever 这 max1403 是 不 在 备用物品 模式. 如果 非
时钟 是 呈现, 这 设备 能 绘制 高等级的 电流 比 指定.
便条 24:
这 max1403 是 生产 测试 和 f
CLKIN
在 2.5mhz (1mhz 为 一些 i
DD
tests).
便条 25:
量过的 和 这 加载 电路 的 图示 1 和 定义 作 这 时间 必需的 为 这 输出 至 交叉 这 v
OL
或者 v
OH
限制.
便条 26:
为 读 行动, sclk 起作用的 边缘 是 下落 边缘 的 sclk.
便条 27:
获得 从 这 时间 带去 用 这 数据 输出 至 改变 0.5v 当 承载 和 这 电路 的 图示 1. 这 号码 是
然后 extrapolated 后面的 至 除去 影响 的 charging 或者 discharging 这 50pf 电容. 这个 确保 那 这 时间 quot-
ed 在 这 定时 特性 是 真实 总线-relinquish 时间 和 是 独立 的 外部 总线 加载 capacitances.
便条 28:
INT
returns 高 之后 这 第一 读 之后 一个 输出 更新. 这 一样 数据 能 是 读 又一次 当
INT
是 高, 但是 是
细致的 不 至 准许 subsequent 读 至 出现 关闭 至 这 next 输出 更新.
便条 29:
auxiliary 输入 ds0 和 ds1 是 latched 在 这 第一 下落 边缘 的 sclk 在 一个 数据-读 循环.
sclk 高 脉冲波 宽度 t
16
100 ns
sclk 低 脉冲波 宽度 t
17
100 ns
数据 有效的 至 sclk rising 边缘
支撑 时间
t
15
0 ns
参数 标识 最小值 典型值 最大值 单位
CS
下落 边缘 至 sclk 下落
边缘 建制 时间
t
13
30 ns
数据 有效的 至 sclk rising 边缘
建制 时间
t
14
30 ns
情况
定时 特性 (持续)
(v+ = +2.7v 至 +3.6v, v
DD
= +2.7v 至 +3.6v, agnd = dgnd, f
CLKIN
= 2.4576mhz, 输入 逻辑 0 = 0v, 逻辑 1 = v
DD
, t
一个
= t
最小值
至
T
最大值
, 除非 否则 指出.) (注释 20, 21, 22)
CS
rising 边缘 至 sclk rising
边缘 支撑 时间
t
18
0 ns
ds0/ds1 至 sclk 下落 边缘
支撑 时间 (注释 21, 29)
t
20
0 ns
ds0/ds1 至 sclk 下落 边缘
建制 时间 (注释 21, 29)
t
19
40 ns
100
µ
一个
在 v
DD
= +3.3v
至
输出
管脚
50pF
100
µ
一个
在 v
DD
= +3.3v
图示 1. 加载 电路 为 总线-relinquish 时间 和 v
OL
和
V
OH
水平
auxiliary 数字的 输入 (ds0 和 ds1)
: 点此下载
