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资料编号:720205
 
资料名称:A54SX16P-2PQ208I
 
文件大小: 415.89K
   
说明
 
介绍:
54SX Family FPGAs
 
 


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本平台电子爱好着纯手工中文简译:截至2020/5/17日,支持英文词汇500个
v3.1 25
54sx 家族 fpgas
a54sx08 定时 特性
(worst-情况 商业的 情况, v
CCR
= 4.75v, v
cca,
V
CCI
= 3.0v, t
J
= 70
°
c)
‘–3’ 速 ‘–2’ 速 ‘–1’ 速 ‘std’ 速
参数 描述 最小值 最大值 Min. 最大值 最小值 最大值 最小值 最大值 单位
c-cell 传播 延迟
1
t
PD
内部的 排列 单元 0.6 0.7 0.8 0.9 ns
predicted routing 延迟
2
t
直流
fo=1 routing 延迟, 直接
连接
0.1 0.1 0.1 0.1 ns
t
FC
fo=1 routing 延迟, 快 连接 0.3 0.4 0.4 0.5 ns
t
RD1
fo=1 routing 延迟 0.3 0.4 0.4 0.5 ns
t
RD2
fo=2 routing 延迟 0.6 0.7 0.8 0.9 ns
t
RD3
fo=3 routing 延迟 0.8 0.9 1.0 1.2 ns
t
RD4
fo=4 routing 延迟 1.0 1.2 1.4 1.6 ns
t
RD8
fo=8 routing 延迟 1.9 2.2 2.5 2.9 ns
t
RD12
fo=12 routing 延迟 2.8 3.2 3.7 4.3 ns
r-cell 定时
t
RCO
sequential 时钟-至-q 0.8 1.1 1.2 1.4 ns
t
CLR
异步的 clear-至-q 0.5 0.6 0.7 0.8 ns
t
PRESET
异步的 preset-至-q 0.7 0.8 0.9 1.0 ns
t
SUD
flip-flop 数据 输入 设置-向上 0.5 0.5 0.7 0.8 ns
t
HD
flip-flop 数据 输入 支撑 0.0 0.0 0.0 0.0 ns
t
WASYN
异步的 脉冲波 宽度 1.4 1.6 1.8 2.1 ns
输入 单元 传播 延迟
t
INYH
输入 数据 垫子-至-y 高 1.5 1.7 1.9 2.2 ns
t
INYL
输入 数据 垫子-至-y 低 1.5 1.7 1.9 2.2 ns
输入 单元 predicted routing 延迟
2
t
IRD1
fo=1 routing 延迟 0.3 0.4 0.4 0.5 ns
t
IRD2
fo=2 routing 延迟 0.6 0.7 0.8 0.9 ns
t
IRD3
fo=3 routing 延迟 0.8 0.9 1.0 1.2 ns
t
IRD4
fo=4 routing 延迟 1.0 1.2 1.4 1.6 ns
t
IRD8
fo=8 routing 延迟 1.9 2.2 2.5 2.9 ns
t
IRD12
fo=12 routing 延迟 2.8 3.2 3.7 4.3 ns
注释:
1. 为 双-单元 macros, 使用 t
PD
+ t
RD1
+ t
PDn
, t
RCO
+ t
RD1
+ t
PDn
或者 t
PD1
+ t
RD1
+ t
SUD
, whichever 是 适合的.
2. routing 延迟 是 为 典型 设计 交流ross worst-情况 运行 情况. 这些参数 应当 是 使用 为 estimating设备
效能. 邮递-route 定时 分析或者 simulation 是 必需的 至 决定 actual worst-情况 效能. 邮递-route timing 是
为基础 在 真实的 routing 延迟 度量执行 在 这 设备 较早的 至 运送.
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