如果 clocking 数据 在 在 这 下落 边缘 (cpol = 0,
cpha = 1), 这 最大 clk 比率 是 给 用:
做 不 超过 这 最大 clk 频率 给 在
这
电的 特性
表格. 至 时钟 数据 在 在
这 下落 边缘, your 处理器 支撑 时间 必须 不
超过 t
CD
最小 (100ns).
当 qspi 能 提供 这 必需的 20 clk 循环 作
二 持续的 10-位 transfers, spi 是 限制 至 8-位
transfers. 这个 意思 那 和 spi, 一个 转换 必须
组成 的 三 8-位 transfers. 确保 那 这 pauses
在 8-位 行动 在 your 选择 时钟 比率
是 短的 足够的 至 维持 一个 20ms 或者 shorter 变换器-
sion 时间, 或者 这 泄漏 的 这 电容的 dac 将
导致 errors.
完全 源 代号 为 这 motorola 68hc16 和
这 max195 evaluation kit (ev kit) 使用 这个 模式 是
有 和 这 max195 ev kit.
模式 2 (异步的 数据 转移)
这个 模式 使用 一个 转换 时钟 (clk) 和 一个 串行
时钟 (sclk). 这 串行 数据 是 clocked 输出 在
conversions, 这个 减少 这 最大 throughput
为 高 clk 比率, 但是 将 是 更多 便利的 为
一些 产品. 图示 19 是 一个 块 图解 和 一个
qspi 处理器 (motorola 68hc16) 连接 至 这
max195. 图示 20 显示 这 有关联的 定时 dia-
gram. 图示 21 给 一个 组装 language listing 为
这个 arrangement.
f =
1
t + t
clk(最大值)
CD SD
MAX195
16-位, 85ksps 模数转换器 和 10µa 关闭
______________________________________________________________________________________ 17
EOC
CLK
t
CD
t
DV
数据 latched:
t
DH
cs, conv
DOUT
b15 从 previous
转换
B15 B15B2B14 B1 B0
MAX195
QSPI
GPT
bp/向上/shdn
SCLK
EOC
DOUT
重置
CONV
1.7mhz
CLKIC3
CS
OC3
SCK
IC1
MISO
OC2
开始
PCS0
1.3
µ
s
74HC32
图示 19. max195 连接 至 qspi 处理器 clocking
数据 输出 和 sclk 在 conversions
图示 18. 定时 图解 为 电路 的 图示 17 (模式 1)
: 点此下载
