MAX195
一个 或者 门 是 使用 至 同步 这 “start” 信号 至
这 异步的 clk, 作 描述 在 这
外部
时钟
部分. 作 和 模式 1, 这 qspi 处理器 必须
run clk 在 校准 和 也 计数 clk 循环
或者, 作 是 完毕 here, 监控
EOC
至 决定 当 cal-
ibration 是 完全. 也,
EOC
是 polled 用 这 µp 至
决定 当 一个 转换 结果 是 有. 当
EOC
变得 低, 数据 是 clocked 输出 在 这 最高的 qspi
数据 比率 (4.19mbps). 之后 这 数据 是 transferred, 一个
新 转换 能 是 initiated whenever desired.
这 定时 规格 为 sclk-至-dout 有效的 (t
SD
)
imposes 一些 constraints 在 这 串行 接口. 在
sclk 比率 向上 至 2.5mbps, 数据 是 clocked 输出 的 这
max195 用 一个 下落 边缘 的 sclk 和 将 是
clocked 在 这 µp 用 这 next rising 边缘 (cpol = 0,
cpha = 0). 为 数据 比率 更好 比 2.5mbps (或者 为
更小的 比率, 如果 desired) 它 是 需要 至 时钟 数据 输出
的 这 max195 在 sclk’s 下落 边缘 和 至 时钟 它
在 这 µp 在 sclk’s next 下落 边缘 (cpol = 0,
cpha = 1). 也, your 处理器 支撑 时间 必须 不
超过 t
SD
最小 (20ns). 作 和 clk 在 模式 1,
最大 sclk 比率 将 不 是 可能 和 一些
接口 规格 那 是 subsets 的 spi.
供应, 布局, grounding
和 bypassing
为 最好的 系统 效能, 使用 打印 电路
boards 和 独立的 相似物 和 数字的 地面 平面.
线-wrap boards 是 不 推荐. 这 二
地面 平面 应当 是 系 一起 在 这 低-
阻抗 电源-供应 源 和 在 这 max195
(图示 22.) 如果 这 相似物 和 数字的 供应 来到
从 这 一样 源, 分开 这 数字的 供应 从
这 相似物 供应 和 一个 低-值 电阻 (10
Ω
).
constraints 在 sequencing 这 四 电源 供应 是
作 跟随.
• 应用 vdda 在之前 vddd.
• 应用 vssa 在之前 vssd.
• 应用 ain 和 ref 之后 vdda 和 vssa 是 呈现.
• 这 电源 供应 应当 settle 在里面 这
max195’s 电源-在 延迟 (最小 500ns) 或者 你
应当 recalibrate 这 转换器 (脉冲波
重置
低)
在之前 使用.
16-位, 85ksps 模数转换器 和 10µa 关闭
18 ______________________________________________________________________________________
CS
CLK
开始
588ns
239ns
转换 时间
4.19mhz
1.3
µ
s 9.4
µ
s 17
µ
s* 5.1
µ
s
4
µ
s
EOC
SCLK
DOUT
B15 B3 B2B13B14 B1 B0
* 中断 latency 的 这 处理器
图示 20. 定时 图解 为 电路 的 图示 19 (模式 2)
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