R
xc3000 序列 地方 可编程序的 门 arrays
7-32 十一月 9, 1998 (版本 3.1)
注释: 1. 这 最大值 限制 的 cclk 低 时间 是 造成 用 动态 电路系统 inside 这 fpga.
2. 配置 必须 是 delayed 直到 这 init
的 所有 fpgas 是 高.
3. 在 电源-向上, v
CC
必须 上升 从 2.0 v 至 v
CC
最小值 在 较少 比 25 ms. 如果 这个 是 不 可能, 配置 能 是 delayed 用
支持 重置
低 直到 vcc 有 reached 4.0 v (2.5 v 为 这 xc3000l). 一个 非常 长 v
CC
上升 时间 的 >100 ms, 或者 一个
非-monotonically rising v
CC
将 需要 一个 >6-
µ
s 高 水平的 在 重置, followed 用 一个 >6-
µ
s 低 水平的 在 重置和 d/p
之后 v
CC
有 reached 4.0 v (2.5 v 为 这 xc3000l).
图示 30: 从动装置 串行 模式 程序编制 切换 特性
4
T
CCH
位 n 位 n + 1
位 nbit n - 1
3
T
CCO
5
T
CCL
2
T
CCD
1
T
DCC
DIN
CCLK
DOUT
(输出)
X5379
描述 标识 最小值 最大值 单位
CCLK
至 dout
din 建制
din 支撑
高 时间
低 时间 (便条 1)
频率
3
1
2
4
5
T
CCO
T
DCC
T
CCD
T
CCH
T
CCL
F
CC
60
0
0.05
0.05
100
5.0
10
ns
ns
ns
µ
s
µ
s
MHz
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