R
十一月 9, 1998 (版本 3.1) 7-27
xc3000 序列 地方 可编程序的 门 arrays
7
主控 并行的 模式
在 主控 并行的 模式, 这 含铅的 fpga 直接地 地址
一个 工业-标准 字节-宽 非易失存储器 和 accepts 第八
数据 位 正确的 在之前 incrementing (或者 decrementing) 这
地址 输出.
这 第八 数据 位 是 serialized 在 这 含铅的 fpga, 这个
然后 presents 这 preamble 数据 (和 所有 数据 那 在-
flows 这 含铅的 设备) 在 这 dout 管脚. 那里 是 一个 inter-
nal 延迟 的 1.5 cclk 时期, 之后 这 rising cclk 边缘
那 accepts 一个 字节 的 数据, 和 也 改变 这 非易失存储器
地址, 直到 这 下落 cclk 边缘 那 制造 这 lsb
(d0) 的 这个 字节 呈现 在 dout. 这个 意思 那 dout
改变 在 这 下落 cclk 边缘, 和 这 next 设备 在
这 daisy chain accepts 数据 在 这 subsequent rising
cclk 边缘.
X5990
RCLK
一般-
目的
用户 i/o
管脚
M0 M1PWRDWN
M2
HDC
其它
i/o 管脚
D7
D6
D5
D4
D3
D2
D1
D0
A15
A14
A13
A12
A11
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
A10
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
D7
D6
D5
D4
D3
D2
D1
D0
+5 v
.....
CE
OE
FPGA
CCLK
DOUT
系统 重置
A11
A12
A13
A14
A15
非易失存储器
重置
...
其它
i/o 管脚
DOUT
M2
HDC
LDC
FPGA
从动装置 #1
+5 v
M0 M1PWRDWN
CCLK
DIN
d/p
重置
DOUT
FPGA
从动装置 #n
+5 v
M0 M1PWRDWN
CCLK
DIN
d/p
一般-
目的
用户 i/o
管脚
重置
主控
...
+5 v
8
INIT
...
M2
HDC
LDC
INIT
一般-
目的
用户 i/o
管脚
+5 v
d/p
其它
i/o 管脚
便条: xc2000 设备 做 不
有 init 至 支撑 止 一个 主控
设备. 重置 的 一个 主控 设备
应当 是 asserted 用 一个 外部
定时 电路 至 准许 为 lca cclk
变化 在 clear 状态 时间.
打开
集电级
INIT
n.c.
Reprogram
5 k
Ω
5 k
Ω
5 k
Ω
5 k
Ω
各自
如果 readback 是
使活动, 一个
5-k
Ω
电阻 是
必需的 在
序列 和 m1
*
*
**
图示 25: 主控 并行的 模式 电路 图解
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