R
xc3000 序列 地方 可编程序的 门 arrays
7-30 十一月 9, 1998 (版本 3.1)
注释: 1. 在 电源-向上, v
CC
必须 上升 从 2.0 v 至 v
CC
最小值 在 较少 比 25 ms. 如果 这个 是 不 可能, 配置 能 是 delayed 用
支持 重置
低 直到 v
CC
有 reached 4.0 v (2.5 v 为 这 xc3000l). 一个 非常 长 v
CC
上升 时间 的 >100 ms, 或者 一个
非-monotonically rising v
CC
将 需要 一个 >6-
µ
s 高 水平的 在 重置, followed 用 一个 >6-
µ
s 低 水平的 在 重置和 d/p
之后 v
CC
有 reached 4.0 v (2.5 v 为 这 xc3000l).
2. 配置 必须 是 delayed 直到 这 init
的 所有 fpgas 是 高.
3. 时间 从 终止 的 ws
至 cclk 循环 为 这 新 字节 的 数据 取决于 在 completion 的 previous 字节 处理 和 这
阶段 的 这 内部的 定时 发生器 为 cclk.
4. cclk 和 dout 定时 是 测试 在 从动装置 模式.
5. T
BUSY
indicates 那 这 翻倍-缓冲 并行的-至-串行 转换器 是 不 还 准备好 至 receive 新 数据. 这 shortest t
BUSY
occurs 当 一个 字节 是 承载 在 一个 empty 并行的-至-串行 转换器. 这 longest tbusy occurs 当 一个 新 文字 是
承载 在 这 输入 寄存器 在之前 这 第二-水平的 缓存区 有 started shifting 输出 数据.
便条:
这个 定时 图解 显示 非常 relaxed (所需的)东西: 数据 需要 不 是 使保持 在之外 这 rising 边缘 的 ws. busy
将 go 起作用的 在里面 60 ns 之后 这 终止 的 ws. busy将 停留 起作用的 为 一些 microseconds. ws将 是 asserted
立即 之后 这 终止 的 busy
.
图示 28: 附带的 模式 程序编制 切换 特性
6
BUSY
T
D6DOUT
rdy/busy
D7 D0 D1 D2
4
WTRB
T
有效的
2
直流
T
1
CA
T
CCLK
d0-d7
CS2
ws, cs0, cs1
3
CD
T
写 至 fpga
X5992
previous 字节 新 字节
描述 标识 最小值 最大值 单位
写
有效的 写 时间 必需的
(assertion 的 cs0
, cs1, cs2, ws)
1T
CA
100 ns
din 建制 时间 必需的
din 支撑 时间 必需的
2
3
T
直流
T
CD
60
0
ns
ns
rdy/busy
延迟 之后 终止 的 ws 4T
WTRB
60 ns
RDY
earliest next ws
之后 终止 的 busy 5T
RBWT
0ns
BUSY
低 时间 发生 6 T
BUSY
2.5 9 CCLK
时期
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