R
十一月 9, 1998 (版本 3.1) 7-31
xc3000 序列 地方 可编程序的 门 arrays
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从动装置 串行 模式
在 从动装置 串行 模式, 一个 外部 信号 驱动 这 cclk
输入(s) 的 这 fpga(s). 这 串行 配置 bitstream
必须 是 有 在 这 din 输入 的 这 含铅的 fpga 一个 短的
设置-向上 时间 在之前 各自 rising cclk 边缘. 这 含铅的 设备
然后 presents 这 preamble 数据 (和 所有 数据 那 在-
flows 这 含铅的 设备) 在 它的 dout 管脚. 那里 是 一个 内部的
延迟 的 0.5 cclk 时期, 这个 意思 那 dout
改变 在 这 下落 cclk 边缘, 和 这 next 设备 在
这 daisy-chain accepts 数据 在 这 subsequent rising
cclk 边缘.
d/p
重置
X5993
FPGA
一般-
目的
用户 i/o
管脚
+5 v
M0 M1 PWRDWN
CCLK
DIN
STRB
D0
D1
D2
D3
D4
D5
D6
D7
重置
i/o
端口
微观的
计算机
DOUT
HDC
LDC
M2
...
其它
i/o 管脚
INIT
+5 v
5 k
Ω
如果 readback 是
使活动, 一个
5-k
Ω
电阻 是
必需的 在
序列 和 m1
*
Optional
daisy-chained
lcas 和
不同的
配置
*
图示 29: 从动装置 串行 模式 电路 图解
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