XC3064A-7PC84C_集成电路资料查询网

R
十一月 9, 1998 (版本 3.1) 7-33
xc3000 序列 地方 可编程序的 门 arrays
7
程序 readback 切换 特性
注释: 1. 在 readback, cclk 频率 将 不 超过 1 mhz.
2. retrig (m0 积极的 转变) 将要 不 是 完毕 直到 之后 一个 时钟 下列的 起作用的 i/o 管脚.
3. readback 应当 不 是 initiated 直到 配置 是 完全.
4. T
CCLR
是 5
µ
s 最小值 至 15
µ
s 最大值 为 xc3000l.
1
T
RTH
5
3
4
4
2
T
CCL
T
CCRD
T
CCL
T
RTCC
完毕/prog
(输出)
X6116
rtrig (m0)
cclk(1)
有效的
readback 输出
hi-z
有效的
readback 输出
m1 输入/
rdata 输出
描述 标识 最小值 最大值 单位
RTRIG rtrig 高 1 T
RTH
250 ns
CCLK
rtrig 建制
RDATA
延迟
高 时间
低 时间
2
3
4
5
T
RTCC
T
CCRD
T
CCHR
T
CCLR
200
0.5
0.5
100
5
ns
ns
µ
s
µ
s

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R 十一月 9, 1998 (版本 3.1) 7-33 xc3000 序列地方可编程序的门 arrays 7 程序 readback 切换特性注释: 1. 在 readback, cclk 频率将不超过 1 mhz. 2. retrig (m0 积极的转变) 将要不是完毕直到之后一个时钟下列的起作用的 i/o 管脚. 3. readback 应当不是 initiated 直到配置是完全. 4. T CCLR 是 5 µ s 最小值至 15 µ s 最大值为 xc3000l. 1 T RTH 5 3 4 4 2 T CCL T CCRD T CCL T RTCC 完毕/prog (输出) X6116 rtrig (m0) cclk(1) 有效的 readback 输出 hi-z 有效的 readback 输出 m1 输入/ rdata 输出描述标识最小值最大值单位 RTRIG rtrig 高 1 T RTH 250 ns CCLK rtrig 建制 RDATA 延迟高时间低时间 2 3 4 5 T RTCC T CCRD T CCHR T CCLR 200 0.5 0.5 100 5 ns ns µ s µ s

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