R
xc3000 序列 地方 可编程序的 门 arrays
7-38 十一月 9, 1998 (版本 3.1)
管脚 描述
permanently 专心致志的 管脚
V
CC
二 至 第八 (取决于 在 包装 类型) 连接 至
这 积极的 v 供应 电压. 所有 必须 是 连接.
地
二 至 第八 (取决于 在 包装 类型) 连接 至
地面. 所有 必须 是 连接.
PWRDWN
一个 低 在 这个 cmos-兼容 输入 stops 所有 内部的
activity, 但是 retains 配置. 所有 flip-flops 和 latches
是 重置, 所有 输出 是 3-陈述, 和 所有 输入 是 inter-
preted 作 高, 独立 的 它们的 真实的 水平的. 当
PWDWN
returns 高, 这 fpga 变为 运算的
和 完毕 低 为 二 循环 的 这 内部的 1-mhz 时钟.
在之前 和 在 配置, pwrdwn
必须 是 高.
如果 不 使用, pwrdwn
必须 是 系 至 v
CC
.
重置
这个 是 一个 起作用的 低 输入 这个 有 三 功能.
较早的 至 这 开始 的 配置, 一个 低 输入 将 延迟 这
开始 的 这 配置 处理. 一个 内部的 电路 senses
这 应用 的 电源 和 begins 一个 minimal 时间-输出
循环. 当 这 时间-输出 和 重置
是 完全, 这
水平 的 这 m 线条 是 抽样 和 配置 begins.
如果 重置
是 asserted 在 一个 配置, 这 fpga 是
re-initialized 和 restarts 这 配置 在 这 termina-
tion 的 重置
.
如果 重置
是 asserted 之后 配置 是 完全, 它 pro-
vides 一个 global 异步的 重置
的 所有 iob 和 clb
存储 elements 的 这 fpga.
CCLK
在 配置, 配置 时钟 是 一个 输出 的 一个
fpga 在 主控 模式 或者 附带的 模式, 但是 一个 输入 在
从动装置 模式. 在 readback, cclk 是 一个 时钟 输入 为
shifting 配置 数据 输出 的 这 fpga.
cclk 驱动 动态 电路系统 inside 这 fpga. 这 低
时间 将, 因此, 不 超过 一个 few microseconds. 当
使用 作 一个 输入, cclk 必须 是 “parked high”. 一个 内部的
拉-向上 电阻 维持 高 当 这 管脚 是 不 正在
驱动.
完毕/prog
(d/p)
完毕 是 一个 打开-流 输出, configurable 和 或者 没有
一个 内部的 拉-向上 电阻 的 2 至 8 k
Ω
. 在 这 completion 的
配置, 这 fpga 电路系统 变为 起作用的 在 一个 syn-
chronous 顺序; 完毕 是 编写程序 至 go 起作用的 高
一个 循环 也 在之前 或者 之后 这 输出 go 起作用的.
once 配置 是 完毕, 一个 高-至-低 转变 的 这个
管脚 将 导致 一个 initialization 的 这 fpga 和 开始 一个
reconfiguration.
m0/rtrig
作 模式 0, 这个 输入 是 抽样 在 电源-在 至 决定
这 电源-在 延迟 (2
14
循环 如果 m0 是 高, 2
16
循环 如果 m0
是 低). 在之前 这 开始 的 配置, 这个 输入 是 又一次
抽样 一起 和 m1, m2 至 决定 这 configura-
tion 模式 至 是 使用.
一个 低-至-高 输入 转变, 之后 配置 是 com-
plete, acts 作 一个 读 触发 和 initiates 一个 readback 的
配置 和 存储-元素 数据 clocked 用 cclk.
用 selecting 这 适合的 readback 选项 当 gener-
ating 这 bitstream, 这个 运作 将 是 限制 至 一个 单独的
readback, 或者 是 inhibited altogether.
m1/rdata
作 模式 1, 这个 输入 和 m0, m2 是 抽样 在之前 这
开始 的 配置 至 establish 这 配置 模式 至
是 使用. 如果 readback 是 从不 使用, m1 能 是 系 直接地
至 地面 或者 v
CC
. 如果 readback 是 总是 使用, m1 必须 使用 一个
5-k
Ω
电阻 至 地面 或者 v
CC
, 至 accommodate 这
rdata 输出.
作 一个 起作用的-低 读 数据, 之后 配置 是 com-
plete, 这个 管脚 是 这 输出 的 这 readback 数据.
用户 i/o 管脚 那 能 有 特定的
功能
M2
在 配置, 这个 输入 有 一个 弱 拉-向上 电阻.
一起 和 m0 和 m1, 它 是 抽样 在之前 这 开始 的
配置 至 establish 这 配置 模式 至 是
使用. 之后 配置, 这个 管脚 是 一个 用户-可编程序的
i/o 管脚.
HDC
在 配置, 这个 输出 是 使保持 在 一个 高 水平的 至
表明 那 配置 是 不 还 完全. 之后 config-
uration, 这个 管脚 是 一个 用户-可编程序的 i/o 管脚.
LDC
在 配置, 这个 输出 是 使保持 在 一个 低 水平的 至
表明 那 这 配置 是 不 还 完全. 之后
配置, 这个 管脚 是 一个 用户-可编程序的 i/o 管脚. ldc
是 特别 有用的 在 主控 模式 作 一个 低 使能 为 一个
非易失存储器, 但是 它 必须 然后 是 编写程序 作 一个 高 之后
配置.
INIT
这个 是 一个 起作用的 低 打开-流 输出 和 一个 弱 拉-向上
和 是 使保持 低 在 这 电源 stabilization 和 内部的
clearing 的 这 配置 记忆. 它 能 是 使用 至 indi-
cate 状态 至 一个 configuring 微处理器 或者, 作 一个 连线的
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