xc4000, xc4000a, xc4000h 逻辑 cell 排列 families
2-20
这 输入 驱动 ttl-兼容 缓存区 和 1.2-v 输入
门槛 和 一个 slight hysteresis 的 关于 300 mv. 这些
缓存区 驱动 这 内部的 逻辑 作 好 作 这 d-输入 的 这
输入 flip-flop.
下面 配置 控制, 这 设置-向上 时间 的 这个 flip-flop
能 是 增加 所以 那 正常的 时钟 routing 做 不
结果 在 一个 支撑-时间 问题. 便条 那 这 输入 flip-flop
设置-向上 时间 是 定义 在 这 数据 量过的 在 这
设备 i/o 管脚 和 这 时钟 输入 在 这 iob. 任何 时钟
routing 延迟 必须, 因此, 是 subtracted 从 这个 设置-
向上 时间 至 arrive 在 这 real 设置-向上 时间 必要条件 在 这
设备 管脚. 一个 短的 指定 设置-向上 时间 might, 因此,
结果 在 一个 负的 设置-向上 时间 在 这 设备 管脚, i.e. 一个
支撑-时间 必要条件, 这个 是 通常地 不想要的. 这
default 长 设置-向上 时间 能 tolerate 更多 时钟 延迟
没有 造成 一个 支撑-时间 必要条件. 为 faster 输入
寄存器 建制 时间, 和 非-零 支撑, 连结 一个 "nodelay"
所有物 至 这 flip-flop. 这 精确的 方法 至 accomplish
这个 取决于 在 这 设计 entry tool.
这 输入 块 有 二 连接 至 这 内部的 逻辑,
i1 和 i2. 各自 的 这些 是 驱动 也 用 这 新当选的
数据, 用 这 主控 或者 用 这 从动装置 的 这 输入 flip-flop.
宽 decoders
这 periphery 的 这 碎片 有 四 宽 解码器 电路 在
各自 边缘 (二 在 这 xc4000a). 这 输入 至 各自
解码器 是 任何 的 这 i1 信号 在 那 边缘 加 一个
local interconnect 每 clb 行 或者 column. 各自 解码器
发生 高 输出 (电阻 拉-向上) 当 这 和
情况 的 这 选择 输入, 或者 它们的 complements, 是
真实. 这个 是 analogous 至 这 和 期 在 典型 pal
设备. 各自 解码器 能 是 分割 在 它的 中心.
这 解码器 输出 能 驱动 clb 输入 所以 它们 能 是
联合的 和 其它 逻辑, 或者 至 表格 一个 pal-像 和/或者
结构. 这 解码器 输出 能 也 是 routed 直接地
至 这 碎片 输出. 为 fastest 速, 这 输出 应当 是
在 这 一样 碎片 边缘 作 这 解码器.
图示 12
.
例子 的 边缘 解码.
各自 行 或者 column 的
clbs 提供 向上 至 三 变量 (或者 它们的 complements)
IOB
IOB
BA
INTERCONNECT
( c) .....
(一个 • b • c) .....
(一个 b c) .....
(一个 b c) .....
.i1.i1
X2627
C
configurable 逻辑 blocks
configurable 逻辑 blocks 执行 大多数 的 这 逻辑 在
一个 lca 设备. 二 4-输入 函数 发生器 (f 和 g)
提供 unrestricted versatility. 一个 第三 函数 发生器 (h)
能 联合的 这 输出 的 f 和 g 和 一个 ninth 输入
能变的, 因此 implementing 确实 功能 的 向上 至 nine
变量, 像 parity 审查 或者 expandable-identity com-
parison 的 二 sets 的 四 输入.
这 四 控制 输入 c1 通过 c4 能 各自 发生
任何 一个 的 四 逻辑 信号, 使用 在 这 clb.
•
使能 时钟, 异步的 preset/重置, din, 和
h1, 当 这 记忆 函数 是 无能, 或者
•
使能 时钟, 写 使能, d0, 和 d1, 当 这
记忆 函数 是 使能.
自从 这 函数-发生器 输出 是 brought 输出 inde-
pendently 的 这 flip-flop 输出, 和 din 和 h1 能 是
使用 作 直接 输入 至 这 二 flip-flops, 这 二 combina-
torial 和 这 二 sequential 功能 在 这 clb 能 是
使用 independently. 这个 versatility 增加 逻辑 den-
sity 和 使简化 routing.
这 异步的 flip-flop 输入 能 是 配置 作
也 设置 或者 重置. 这个 配置 选项 也 deter-
mines 这 状态 在 这个 这 flip-flops 变为 运算的
之后 配置, 作 好 作 这 效应 的 一个 externally 或者
内部 应用 设置/重置 在 正常的 运作.
快 carry 逻辑
这 clbs 能 发生 这 arithmetic-carry 输出 为
新当选的 operands, 和 能 通过 这个 extra 输出 在 至
这 next clb 函数 发生器 在之上 或者 在下. 这个
连接 是 独立 的 正常的 routing resources
和 它 是, 此刻, 仅有的 supported 用 hard macros. 一个 后来的
软件 释放 将 accommodate 软 macros 和 将
准许 graphic editing 的 这 快 逻辑 电路系统. 这个 快
carry 逻辑 是 一个 的 这 大多数 重大的 改进 在
这 xc4000 families, speeding 向上 arithmetic 和 counting
在 这 60-mhz 范围.
使用 函数 发生器 作 rams
使用 xc4000 设备, 这 设计者 能 写 在 这
latches 那 支撑 这 配置 内容 的 这 函数
发生器. 各自 函数 发生器 能 因此 是 使用 作
一个 小 读/写 记忆, 或者 内存. 这 函数 gen-
erators 在 任何 clb 能 是 配置 在 三 方法.
•
二 16 x 1 rams 和 二 数据 输入 和 二 数据
输出 – 完全同样的 或者, 如果 preferred, 不同的 地址-
ing 为 各自 内存
•
一个 32 x 1 内存 和 一个 数据 输入 和 一个 数据
输出
•
一个 16 x 1 内存 加 一个 5-输入 函数 发生器
: 点此下载
