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十一月 5, 1998 (版本 5.2) 7-111
xc5200 序列 地方 可编程序的 门 arrays
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当 这 uclk_同步 选项 是 使能, 这 用户 能
externally 支撑 这 打开-流 完毕 输出 低, 和 因此
stall 所有 更远 progress 在 这 开始-向上 sequence 直到
完毕 是 released 和 有 gone 高. 这个 选项 能 是
使用 至 强迫 同步 的 一些 fpgas 至 一个 com-
mon 用户 时钟, 或者 至 保证 那 所有 设备 是 suc-
cessfully 配置 在之前 任何 i/os go 起作用的.
如果 也 的 这些 二 选项 是 选择, 和 非 用户 时钟
是 指定 在 这 设计 或者 连结 至 这 设备, 这 碎片
可以 reach 一个 要点 在哪里 这 配置 的 这 设备 是
完全 和 这 完毕 管脚 是 asserted, 但是 这 输出 做
不 变为 起作用的. 这 解决方案 是 也 至 recreate 这
bitstream specifying 这 开始-向上 时钟 作 cclk, 或者 至 sup-
ply 这 适合的 用户 时钟.
开始-向上 sequence
这 开始-向上 sequence begins 当 这 配置
记忆 是 全部, 和 这 总的 号码 的 配置 clocks
received 自从 init
went 高 相等 这 承载 值 的
这 长度 计数.
这 next rising 时钟 边缘 sets 一个 flip-flop q0, 显示 在
图示 26. q0 是 这 leading 位 的 一个 5-位 变换 寄存器. 这
输出 的 这个 寄存器 能 是 编写程序 至 控制 三
events.
• 这 释放 的 这 打开-流 完毕 输出
• 这 改变 的 配置-related 管脚 至 这 用户
函数, activating 所有 iobs.
• 这 末端 的 这 global 设置/重置 initialization 的
所有 clb 和 iob 存储 elements.
这 完毕 管脚 能 也 是 线-anded 和 完毕 管脚 的
其它 fpgas 或者 和 其它 外部 信号, 和 能 然后
是 使用 作 输入 至 位 q3 的 这 开始-向上 寄存器. 这个 是
called “start-向上 定时 同步的 至 完毕 in” 和 是
选择 用 也 cclk_同步 或者 uclk_同步.
当 完毕 是 不 使用 作 一个 输入, 这 运作 是 called
“start-向上 定时 不 同步的 至 完毕 在,” 和 是
选择 用 也 cclk_nosync 或者 uclk_nosync.
作 一个 配置 选项, 这 开始-向上 控制 寄存器
在之外 q0 能 是 clocked 也 用 subsequent cclk
脉冲 或者 从 一个 在-碎片 用户 网 called startup.clk.
这些 信号 能 是 accessed 用 放置 这 startup
库 标识.
开始-向上 从 cclk
如果 cclk 是 使用 至 驱动 这 开始-向上, q0 通过 q3 pro-
vide 这 定时. 重的 线条 在图示 25显示 这 default
定时, 这个 是 兼容 和 xc2000 和 xc3000
设备 使用 early 完毕 和 late 重置. 这 薄的 线条
表明 所有 其它 可能 定时 选项.
开始-向上 从 一个 用户 时钟 (startup.clk)
当, instead 的 cclk, 一个 用户-有提供的 开始-向上 时钟 是
选择, q1 是 使用 至 桥 这 unknown 阶段 relation-
ship 在 cclk 和 这 用户 时钟. 这个 arbitration
导致 一个 unavoidable 一个-循环 uncertainty 在 这 定时
的 这 rest 的 这 开始-向上 sequence.
完毕 变得 高 至 信号 终止 的 配置
在 所有 配置 模式 除了 表示 模式,
xc5200-序列 设备 读 这 预期的 长度 计数
从 这 bitstream 和 store 它 在 一个 内部的 寄存器. 这
长度 计数 varies 符合 至 这 号码 的 设备 和
这 composition 的 这 daisy chain. 各自 设备 也
counts 这 号码 的 cclks 在 配置.
二 情况 有 至 是 符合 在 顺序 为 这 完毕 管脚 至
go 高:
• 这 碎片's 内部的 记忆 必须 是 全部, 和
• 这 配置 长度 计数 必须 是 符合,
exactly
.
这个 是 重要的 因为 这 计数器 那 确定
当 这 长度 计数 是 符合 begins 和 这 非常 第一
cclk, 不 这 第一 一个 之后 这 preamble.
因此, 如果 一个 偏离 位 是 inserted 在之前 这 preamble, 或者
这 数据 源 是 不 准备好 在 这 时间 的 这 第一 cclk,
这 内部的 计数器 那 holds 这 号码 的 cclks 将 是
一个 ahead 的 这 真实的 号码 的 数据 位 读. 在 这
终止 的 配置, 这 配置 记忆 将 是 全部,
但是 这 号码 的 位 在 这 内部的 计数器 将 不 相一致
这 预期的 长度 计数.
作 一个 consequence, 一个 主控 模式 设备 将 continue 至
send 输出 cclks 直到 这 内部的 计数器 转变 在 至
零, 和 然后 reaches 这 准确无误的 长度 计数 一个 第二
时间. 这个 将 引领 一些 秒 [2
24
∗
cclk period]
— 这个 是 sometimes interpreted 作 这 设备 不 config-
uring 在 所有.
如果 它 是 不 可能 至 有 这 数据 准备好 在 这 时间 的 这
第一 cclk, 这 问题 能 是 避免 用 增加 这
号码 在 这 长度 计数 用 这 适合的 值.
在 表示 模式, 那里 是 非 长度 计数. 这 完毕 管脚
为 各自 设备 变得 高 当 这 设备 有 received 它的
quota 的 配置 数据. 线路 这 完毕 管脚 的 sev-
eral 设备 一起 延迟 开始-向上 的 所有 设备 直到 所有
是 全部地 配置.
便条 那 完毕 是 一个 打开-流 输出 和 做 不 go
高 除非 一个 内部的 拉-向上 是 使活动 或者 一个 外部
拉-向上 是 连结. 这 内部的 拉-向上 是 使活动 作 这
default 用 这 bitstream 一代 软件.
释放 的 用户 i/o 之后 完毕 变得 高
用 default, 这 用户 i/o 是 released 一个 cclk 循环 之后
这 完毕 管脚 变得 高. 如果 cclk 是 不 clocked 之后
完毕 变得 高, 这 输出 仍然是 在 它们的 最初的 状态 —
3-陈述, 和 一个 20 k
Ω
- 100 k
Ω
拉-向上. 这 延迟 从
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