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十一月 5, 1998 (版本 5.2) 7-115
xc5200 序列 地方 可编程序的 门 arrays
7
主控 串行 模式
在 主控 串行 模式, 这 cclk 输出 的 这 含铅的 fpga
驱动 一个 xilinx 串行 prom 那 feeds 这 fpga din 输入.
各自 rising 边缘 的 这 cclk 输出 increments 这 串行
prom 内部的 地址 计数器. 这 next 数据 位 是 放 在
这 sprom 数据 输出, 连接 至 这 fpga din 管脚.
这 含铅的 fpga accepts 这个 数据 在 这 subsequent rising
cclk 边缘.
这 含铅的 fpga 然后 presents 这 preamble data—and 所有
数据 那 overflows 这 含铅的 device—on 它的 dout 管脚.
那里 是 一个 内部的 pipeline 延迟 的 1.5 cclk 时期,
这个 意思 那 dout 改变 在 这 下落 cclk
边缘, 和 这 next fpga 在 这 daisy chain accepts 数据
在 这 subsequent rising cclk 边缘.
在 这 bitstream 一代 软件, 这 用户 能 具体说明
快 configrate, 这个, 开始 一些 位 在 这 第一
框架, 增加 这 cclk 频率 用 一个 因素 的 twelve.
这 值 增加 从 一个 名义上的 1 mhz, 至 一个 名义上的 12
mhz. 是 确信 那 这 串行 prom 和 slaves 是 快
足够的 至 支持 这个 数据 比率. 这 中等 configrate
选项 改变 这 频率 至 一个 名义上的 6 mhz.
xc2000, xc3000/一个, 和 xc3100a 设备 做 不 支持
这 快 或者 中等 configrate 选项.
这 sprom ce 输入 能 是 驱动 从 也 ldc
或者
完毕. 使用 ldc
避免 潜在的 contention 在 这 din
管脚, 如果 这个 管脚 是 配置 作 用户-i/o, 但是 ldc
是 然后
restricted 至 是 一个 permanently 高 用户 输出 之后 con-
figuration. 使用 完毕 能 也 避免 contention 在 din,
提供 这 完毕 在之前 i/o 使能 选项 是 invoked.
图示 28 在 页 114显示 一个 全部 主控/从动装置 系统.
这 leftmost 设备 是 在 主控 串行 模式.
主控 串行 模式 是 选择 用 一个 <000> 在 这 模式
管脚 (m2, m1, m0).
注释: 1. 在 电源-向上, vcc 必须 上升 从 2.0 v 至 vcc 最小值 在 较少 比 25 ms, 否则 延迟 配置 用 拉 程序
低 直到 vcc 是 有效的.
2. 主控 串行 模式 定时 是 为基础 在 测试 在 从动装置 模式.
图示 30: 主控 串行 模式 程序编制 切换 特性
在 这 二 主控 并行的 模式, 这 含铅的 fpga 直接地
地址 一个 工业-标准 字节-宽 非易失存储器, 和
accepts 第八 数据 位 just 在之前 incrementing 或者 decre-
menting 这 地址 输出.
这 第八 数据 位 是 serialized 在 这 含铅的 fpga, 这个
然后 presents 这 preamble data—and 所有 数据 那 在-
flows 这 含铅的 device—on 它的 dout 管脚. 那里 是 一个 inter-
nal 延迟 的 1.5 cclk 时期, 之后 这 rising cclk 边缘
那 accepts 一个 字节 的 数据 (和 也 改变 这 非易失存储器
地址) 直到 这 下落 cclk 边缘 那 制造 这 lsb
(d0) 的 这个 字节 呈现 在 dout. 这个 意思 那 dout
改变 在 这 下落 cclk 边缘, 和 这 next fpga 在
这 daisy chain accepts 数据 在 这 subsequent rising
cclk 边缘.
这 prom 地址 管脚 能 是 incremented 或者 decre-
mented, 取决于 在 这 模式 管脚 settings. 这个 选项
准许 这 fpga 至 share 这 prom 和 一个 宽 多样性 的
微处理器 和 微控制器. 一些 processors
必须 激励 从 这 bottom 的 记忆 (所有 zeros) 当 oth-
ers 必须 激励 从 这 顶. 这 fpga 是 有伸缩性的 和 能
加载 它的 配置 bitstream 从 也 终止 的 这 mem-
ory.
主控 并行的 向上 模式 是 选择 用 一个 <100> 在 这
模式 管脚 (m2, m1, m0). 这 非易失存储器 地址 开始 在
00000 和 increment.
主控 并行的 向下 模式 是 选择 用 一个 <110> 在 这
模式 管脚. 这 非易失存储器 地址 开始 在 3ffff 和
decrement.
串行 数据 在
CCLK
(输出)
串行 dout
(输出)
1
T
DSCK
2
T
CKDS
n n + 1 n + 2
n – 3 n – 2 n – 1 n
X3223
描述 标识 最小值 最大值 单位
CCLK
din 建制 1 T
DSCK
20 ns
din 支撑 2 T
CKDS
0ns
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