R
十一月 5, 1998 (版本 5.2) 7-117
xc5200 序列 地方 可编程序的 门 arrays
7
.
便条: 1. 在 电源-向上, v
CC
必须 上升 从 2.0 v 至 v
CC
最小值 在 较少 然后 25 ms, 否则 延迟 配置 用 拉 程序
低 直到 v
CC
是 有效的.
2. 这 第一 数据 字节 是 承载 和 cclk 开始 在 这 终止 的 这 第一 rclk
起作用的 循环 (rising 边缘).
这个 定时 图解 显示 那 这 非易失存储器 (所需的)东西 是 极其 relaxed. 非易失存储器 进入 时间 能 是 变长 比
500 ns. 非易失存储器 数据 输出 有 非 支撑-时间 (所需的)东西.
图示 32: 主控 并行的 模式 程序编制 切换 特性
地址 为 字节 n
字节
2
T
DRC
地址 为 字节 n + 1
D7D6
a0-a17
(输出)
d0-d7
RCLK
(输出)
CCLK
(输出)
DOUT
(输出)
1
T
RAC
7 cclks CCLK
3
T
RCD
字节 n - 1
X6078
描述 标识 最小值 最大值 单位
CCLK
延迟 至 地址 有效的 1 T
RAC
0 200 ns
数据 建制 时间 2 T
DRC
60 ns
数据 支撑 时间 3 T
RCD
0ns
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