WM8721
产品 预告(展)
wolfson 微电子学 有限公司
pp rev 1.3 十一月 2000
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正确的 justified 模式 是 在哪里 这 lsb 是 有 在 这 rising 边缘 的 bclk preceding 一个 lrclk
转变, 还 msb 是 安静的 transmitted 第一.
left 频道 正确的 频道
DACLRC
BCLK
DACDAT
1/fs
n321
n-2 n-1
LSBMSB
n321
n-2 n-1
LSBMSB
图示 14 正确的 justified 模式
dsp 模式 是 在哪里 这 left 频道 msb 是 有 在 也 这 1
st
或者 2
nd
rising 边缘 的 bclk
(可选择的 用 lrp) 下列的 一个 lrclk 转变 高. 正确的 频道 数据 立即 跟随 left
频道 数据.
left 频道
正确的 频道
DACLRC
BCLK
DACDAT
n321
n-2 n-1
LSBMSB
n321
n-2 n-1
1 bclk
输入 文字 长度 (iwl)
便条: 输入 文字 长度 是 定义 用 这 iwl 寄存器, lrp = 1
1/fs
图示 15 dsp 模式
在 所有 模式 daclrc 必须 总是 改变 在 这 下落 边缘 的 bclk, 谈及 至 图示 12, 图示
13, 图示 14 和 图示 15.
运行 这 数字的 音频的 接口 在 dsp 模式 准许 使容易 的 使用 为 支承的 这 各种各样的
样本 比率 和 文字 长度. 这 仅有的 必要条件 是 那 所有 数据 是 transferred 在里面 这 准确无误的
号码 的 bclk 循环 至 合适 这 选择 文字 长度.
在 顺序 为 这 数字的 音频的 接口 至 提供 类似的 支持 在 这 三 其它 模式 (left justified,
i2s 和 正确的 justified), 这 daclrc 和 bclk 发生率, continuity 和 mark-空间 ratios 需要
更多 细致的 仔细考虑.
在 从动装置 模式, daclrc 输入 是 不 必需的 至 有 一个 50:50 mark-空间 比率. bclk 输入 需要
不 是 持续的. 它 是 不管怎样 必需的 那 那里 是 sufficient bclk 循环 为 各自 daclrc
转变 至 时钟 这 选择 数据 文字 长度. 这 非-50:50 必要条件 在 这 lrc 是 的 使用 在
一些 situations 此类 作 和 一个 usb 12mhz 时钟. here simply dividing 向下 一个 12mhz 时钟 在里面
这 dsp 至 发生 lrc 和 bclk 将 不 发生 这 适合的 daclrc 自从 它 将 非 变长
改变 在 这 下落 边缘 的 bclk. 为 例子, 和 12mhz/32k fs 模式 那里 是 375 mclk 每
lrc. 在 这些 situations daclrc 能 是 制造 非 50:50.
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