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十一月 5, 1998 (版本 5.2) 7-105
xc5200 序列 地方 可编程序的 门 arrays
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主控 串行 模式 发生 cclk 和 receives 这 con-
figuration 数据 在 串行 表格 从 一个 xilinx 串行-configura-
tion prom.
cclk 速 是 可选择的 作 1 mhz (default), 6 mhz, 或者 12
mhz. 配置 总是 开始 在 这 default 慢 fre-
quency, 然后 能 转变 至 这 高等级的 频率 在 这
第一 框架. 频率 容忍 是 -50% 至 +50%.
附带的 模式
这 二 附带的 模式 接受 字节-宽 数据 从 一个
总线. 一个 rdy/busy
状态 是 有 作 一个 handshake sig-
nal. 在 异步的 附带的 模式, 这 内部的 oscilla-
tor 发生 一个 cclk burst 信号 那 serializes 这
字节-宽 数据. cclk 能 也 驱动 从动装置 设备. 在 这
同步的 模式, 一个 externally 有提供的 时钟 输入 至
cclk serializes 这 数据.
从动装置 串行 模式
在 从动装置 串行 模式, 这 fpga receives 串行 configura-
tion 数据 在 这 rising 边缘 的 cclk 和, 之后 加载 它的
配置, passes 额外的 数据 输出, resynchronized
在 这 next 下落 边缘 的 cclk.
多样的 从动装置 设备 和 完全同样的 配置 能 是
连线的 和 并行的 din 输入. 在 这个 方法, 多样的 设备
能 是 配置 同时发生地.
串行 daisy chain
多样的 设备 和 不同的 配置 能 是 con-
nected 一起 在 一个 “daisy chain,” 和 一个 单独的 联合的
bitstream 使用 至 配置 这 chain 的 从动装置 设备.
至 配置 一个 daisy chain 的 设备, 线 这 cclk 管脚
的 所有 设备 在 并行的, 作 显示 在图示 28 在 页
114. 连接 这 dout 的 各自 设备 至 这 din 的 这
next. 这 含铅的 或者 主控 fpga 和 下列的 slaves 各自
passes resynchronized 配置 数据 coming 从 一个
单独的 源. 这 标头 数据, 包含 这 长度 计数,
是 passed 通过 和 是 captured 用 各自 fpga 当 它
recognizes 这 0010 preamble. 下列的 这 长度-计数
数据, 各自 fpga 输出 一个 高 在 dout 直到 它 有
received 它的 必需的 号码 的 数据 frames.
之后 一个 fpga 有 received 它的 配置 数据, 它
passes 在 任何 额外的 框架 开始 位 和 配置
数据 在 dout. 当 这 总的 号码 的 配置
clocks 应用 之后 记忆 initialization 相等 这 值
的 这 24-位 长度 计数, 这 fpgas begin 这 开始-向上
sequence 和 变为 运算的 一起. fpga i/o 是
正常情况下 released 二 cclk 循环 之后 这 last configura-
tion 位 是 received.图示 25 在 页 109显示 这
开始-向上 定时 为 一个 xc5200-序列 设备.
这 daisy-chained bitstream 是 不 simply 一个 concatenation
的 这 单独的 bitstreams. 这 prom 文件 formatter 必须
是 使用 至 联合的 这 bitstreams 为 一个 daisy-chained con-
figuration.
multi-家族 daisy chain
所有 xilinx fpgas 的 这 xc2000, xc3000, xc4000, 和
xc5200 序列 使用 一个 兼容 bitstream format 和 能,
因此, 是 连接 在 一个 daisy chain 在 一个 arbitrary
sequence. 那里 是, 不管怎样, 一个 限制. 如果 这 chain
包含 xc5200-序列 设备, 这 主控 正常情况下 能-
不 是 一个 xc2000 或者 xc3000 设备.
这 reason 为 这个 rule 是 显示 在图示 25 在 页 109.
自从 所有 设备 在 这 chain store 这 一样 长度 计数
值 和 发生 或者 receive 一个 一般 sequence 的
cclk 脉冲, 它们 所有 认识 长度-计数 相一致 在 这
一样 cclk 边缘, 作 表明 在 这 left 边缘 的
图示 25. 这 主控 设备 然后 发生 额外的
cclk 脉冲 直到 它 reaches 它的 完成 要点 f. 这 不同的
families 发生 或者 需要 不同的 号码 的 额外的
cclk 脉冲 直到 它们 reach f. 不 reaching f 意思 那
这 设备 做 不 really 完成 它的 配置, 虽然
完毕 将 有 gone 高, 这 输出 became 起作用的,
和 这 内部的 重置 是 released. 为 这
xc5200-序列 设备, 不 reaching f 意思 那 读-
后面的 不能 是 initiated 和 大多数 boundary scan instruc-
tions 不能 是 使用.
这 用户 有 一些 控制 在 这 相关的 定时 的 这些
events 和 能, 因此, 制造 确信 那 它们 出现 在 这
恰当的 时间 和 这 完成 要点 f 是 reached. 定时 是 con-
trolled 使用 选项 在 这 bitstream 一代 软件.
xc5200 设备 总是 有 这 一样 号码 的 cclks
在 这 电源 向上 延迟, 独立 的 这 配置
模式, 不像 这 xc3000/xc4000 序列 设备. 至 guar-
antee 所有 设备 在 一个 daisy chain 有 finished 这
电源-向上 延迟, 系 这 init 管脚 一起, 作 显示 在
图示 27.
xc3000 主控 和 一个 xc5200-序列 从动装置
一些 designers want 至 使用 一个 xc3000 含铅的 设备 在
附带的 模式 和 有 这 i/o 管脚 的 这
xc5200-序列 设备 所有 有 为 用户 i/o.图示 22
提供 一个 解决方案 为 那 情况.
这个 解决方案 需要 一个 clb, 一个 iob 和 管脚, 和 一个
内部的 振荡器 和 一个 频率 的 向上 至 5 mhz 作 一个
时钟 源. 这 xc3000 主控 设备 必须 是 config-
ured 和 late 内部的 重置, 这个 是 这 default 选项.
一个 clb 和 一个 iob 在 这 含铅的 xc3000-家族 设备
是 使用 至 发生 这 额外的 cclk 脉冲波 必需的 用
这 xc5200-序列 设备. 当 这 含铅的 设备
removes 这 内部的 重置 信号, 这 2-位 变换 寄存器
responds 至 它的 时钟 输入 和 发生 一个 起作用的 低
输出 信号 为 这 持续时间 的 这 subsequent 时钟
时期. 一个 外部 连接 在 这个 输出 和
cclk 因此 creates 这 extra cclk 脉冲波.
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