R
xc5200 序列 地方 可编程序的 门 arrays
7-108 十一月 5, 1998 (版本 5.2)
配置 sequence
那里 是 四 主要的 步伐 在 这 xc5200-序列 电源-向上
配置 sequence.
• 电源-在 时间-输出
• Initialization
• 配置
• 开始-向上
这 全部 处理 是 illustrated 在图示 24.
电源-在 时间-输出
一个 内部的 电源-在 重置 电路 是 triggered 当 电源
是 应用. 当 v
CC
reaches 这 电压 在 这个 portions
的 这 fpga begin 至 运作 (i.e., 执行 一个
写-和-读 测试 的 一个 样本 一双 的 配置 mem-
ory 位), 这 可编程序的 i/o 缓存区 是 3-陈述 和
起作用的 高-阻抗 拉-向上 电阻器. 一个 时间-输出 延迟
— nominally 4 ms — 是 initiated 至 准许 这 电源-供应
电压 至 stabilize. 为 准确无误的 运作 这 电源 供应
必须 reach v
CC
(最小值) 用 这 终止 的 这 时间-输出, 和 必须
不 插件 在下 它 thereafter.
那里 是 非 distinction 在 主控 和 从动装置 模式
和 关于 至 这 时间-输出 延迟. instead, 这 init
线条 是
使用 至 确保 那 所有 daisy-chained 设备 有 com-
pleted initialization. 自从 xc2000 设备 做 不 有 这个
信号, extra 小心 必须 是 带去 至 保证 恰当的 oper-
ation 当 daisy-chaining 它们 和 xc5200 设备. 为
恰当的 运作 和 xc3000 设备, 这 重置
信号,
这个 是 使用 在 xc3000 至 延迟 配置, 应当 是
连接 至 init
.
如果 这 时间-输出 延迟 是 insufficient, 配置 应当 是
delayed 用 支持 这 init
管脚 低 直到 这 电源 供应
有 reached 运行 水平.
这个 延迟 是 应用 仅有的 在 电源-向上. 它 是 不 应用
当 reconfiguring 一个 fpga 用 pulsing 这 程序
管脚 低. 在 所有 三 阶段 — 电源-在, initialization,
和 配置 — 完毕 是 使保持 低; hdc, ldc
, 和
INIT
是 起作用的; dout 是 驱动; 和 所有 i/o 缓存区 是 dis-
abled.
Initialization
这个 阶段 clears 这 配置 记忆 和 estab-
lishes 这 配置 模式.
这 配置 记忆 是 cleared 在 这 比率 的 一个
框架 每 内部的 时钟 循环 (nominally 1 mhz). 一个
打开-流 双向的 信号, init
, 是 released 当 这
配置 记忆 是 完全地 cleared. 这 设备
然后 tests 为 这 absence 的 一个 外部 起作用的-低 水平的 在
INIT
. 这 模式 线条 是 抽样 二 内部的 时钟 循环
后来的 (nominally 2
µ
s).
这 主控 设备 waits 一个 额外的 32
µ
s 至 256
µ
s
(nominally 64-128
µ
s) 至 提供 足够的 时间 为 所有 的 这
从动装置 设备 至 认识 这 释放 的 init
作 好. 然后
这 主控 设备 enters 这 配置 阶段.
0
X2
2
345678910111213 141
X15
X16
15
串行 数据 在
1 0 151413121110 9 8 7 651111
crc – checksum
last 数据 框架
开始 位
X1789
polynomial: x16 + x15 + x2 + 1
readback 数据 stream
图示 23: 电路 为 generating crc-16
图示 24: 配置 sequence
INIT
高? 如果
主控
样本
模式 线条
加载 一个
配置
数据 框架
框架
错误
通过
配置
数据 至 dout
V
CC
3V
非
Yes
Yes
非
非
Yes
运算的
开始-向上
Sequence
非
Yes
~1.3
µ
s 每 框架
主控 cclk
变得 起作用的 之后
50 至 250
µ
s
F
拉 init 低
和 停止
X9017
EXTEST*
样本/preload*
绕过
CONFIGURE*
(*only 当 程序 = 高)
样本/preload
绕过
EXTEST
样本 preload
绕过
用户 1
用户 2
配置
READBACK
如果 boundary scan
是 选择
config-
uration
记忆
全部
CCLK
计数 相等
长度
计数
完全地 clear
配置
记忆
ldc 输出 = l, hdc 输出 = h
boundary scan
说明
有:
i/o 起作用的
发生
一个 时间-输出 脉冲波
的 4 ms
程序
= 低
非
Yes
Yes
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