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xc5200 序列 地方 可编程序的 门 arrays
7-110 十一月 5, 1998 (版本 5.2)
配置
这 长度 计数器 begins counting 立即 在之上 entry
在 这 配置 状态. 在 从动装置-模式 运作 它 是
重要的 至 wait 在 least 二 循环 的 这 内部的 1-mhz
时钟 振荡器 之后 init
是 公认的 在之前 toggling
cclk 和 feeding 这 串行 bitstream. 配置 将
不 begin 直到 这 内部的 配置 逻辑 重置 是
released, 这个 发生 二 循环 之后 init
变得 高.
一个 主控 设备的 配置 是 delayed 从 32 至 256
µ
s 至 确保 恰当的 运作 和 任何 从动装置 设备 驱动
用 这 主控 设备.
这 0010 preamble 代号, 包含 为 所有 模式 除了
表示 模式, indicates 那 这 下列的 24 位 repre-
sent 这 长度 计数. 这 长度 计数 是 这 总的 号码
的 配置 clocks 需要 至 加载 这 完全 config-
uration 数据. (四 额外的 配置 clocks 是
必需的 至 完全 这 配置 处理, 作 dis-
cussed 在下.) 之后 这 preamble 和 这 长度 计数
有 被 passed 通过 至 所有 设备 在 这 daisy chain,
dout 是 使保持 高 至 阻止 框架 开始 位 从 reaching
任何 daisy-chained 设备. 在 表示 模式, 这 长度
计数 位 是 ignored, 和 dout 是 使保持 低, 至 使不能运转
这 next 设备 在 这 pseudo daisy chain.
一个 明确的 配置 位, early 在 这 第一 框架 的 一个 mas-
ter 设备, 控制 这 配置-时钟 比率 和 能
增加 它 用 一个 因素 的 第八. 因此, 如果 一个 快 configu-
限定 时钟 是 选择 用 这 bitstream, 这 slower 时钟
比率 是 使用 直到 这个 配置 位 是 发现.
各自 框架 有 一个 开始 地方 followed 用 这 框架-configu-
限定 数据 位 和 一个 框架 错误 地方. 如果 一个 框架 数据 错误
是 发现, 这 fpga halts 加载, 和 信号 这 错误
用 拉 这 打开-流 init
管脚 低. 之后 所有 configura-
tion frames 有 被 承载 在 一个 fpga, dout 又一次
跟随 这 输入 数据 所以 那 这 remaining 数据 是 passed
在 至 这 next 设备. 在 表示 模式, 当 这 第一
设备 是 全部地 编写程序, dout 变得 高 至 使能 这
next 设备 在 这 chain.
delaying 配置 之后 电源-向上
至 延迟 主控 模式 配置 之后 电源-向上, 拉
这 双向的 init
管脚 低, 使用 一个 打开-集电级
(打开-流) 驱动器. (看图示 12.)
使用 一个 打开-集电级 或者 打开-流 驱动器 至 支撑 init
低 在之前 这 beginning 的 主控 模式 配置
导致 这 fpga 至 wait 之后 完成 这 配置
记忆 clear 运作. 当 init
是 非 变长 使保持 低
externally, 这 设备 确定 它的 配置 模式 用
capturing 它的 模式 管脚, 和 是 准备好 至 开始 这 configura-
tion 处理. 一个 主控 设备 waits 向上 至 一个 额外的 250
µ
s 至 制造 确信 那 任何 slaves 在 这 optional daisy chain
有 seen 那 init
是 高.
开始-向上
开始-向上 是 这 转变 从 这 配置 处理 至
这 将 用户 运作. 这个 转变 involves 一个
改变 从 一个 时钟 源 至 另一, 和 一个 改变
从 接合 并行的 或者 串行 配置 数据 在哪里
大多数 输出 是 3-陈述, 至 正常的 运作 和 i/o 管脚
起作用的 在 这 用户-系统. 开始-向上 必须 制造 确信 那
这 用户-逻辑 ‘wakes 向上’ gracefully, 那 这 输出
变为 起作用的 没有 造成 contention 和 这 configu-
限定 信号, 和 那 这 内部的 flip-flops 是 released
从 这 global 重置 在 这 正确的 时间.
图示 25describes 开始-向上 定时 为 这 三 xilinx fam-
ilies 在 detail. 表示 模式 配置 总是 使用
也 cclk_同步 或者 uclk_同步 定时, 这 其它 con-
figuration 模式 能 使用 任何 的 这 四 定时 sequences.
至 进入 这 内部的 开始-向上 信号, 放置 这 startup
库 标识.
开始-向上 定时
不同的 fpga families 有 不同的 开始-向上 sequences.
这 xc2000 家族 变得 通过 一个 fixed sequence. 完毕
变得 高 和 这 内部的 global 重置 是 de-使活动 一个
cclk 时期 之后 这 i/o 变为 起作用的.
这 xc3000a 家族 提供 一些 flexibility. 完毕 能 是
编写程序 至 go 高 一个 cclk 时期 在之前 或者 之后
这 i/o 变为 起作用的. 独立 的 完毕, 这 内部的
global 重置 是 de-使活动 一个 cclk 时期 在之前 或者
之后 这 i/o 变为 起作用的.
这 xc4000/xc5200 序列 提供 额外的 flexibility.
这 三 events — 完毕 going 高, 这 内部的 重置
正在 de-使活动, 和 这 用户 i/o going 起作用的 — 能 所有
出现 在 任何 arbitrary sequence. 各自 的 它们 能 出现
一个 cclk 时期 在之前 或者 之后, 或者 同时发生的 和, 任何
的 这 其他. 这个 相关的 定时 是 选择 用 意思 的
软件 选项 在 这 bitstream 一代 软件.
这 default 选项, 和 这 大多数 实际的 一个, 是 为 完毕
至 go 高 第一, disconnecting 这 配置 数据 源
和 avoiding 任何 contention 当 这 i/os 变为 起作用的
一个 时钟 后来的. 重置 是 然后 released 另一 时钟 时期
后来的 至 制造 确信 那 用户-运作 开始 从 稳固的
内部的 情况. 这个 是 这 大多数 一般 sequence,
显示 和 重的 线条 在图示 25, 但是 这 设计者 能
modify 它 至 满足 particular (所需的)东西.
正常情况下, 这 开始-向上 sequence 是 控制 用 这 内部的
设备 振荡器 输出 (cclk), 这个 是 异步的 至
这 系统 时钟.
xc4000/xc5200 序列 提供 另一 开始-向上 clocking
选项, uclk_nosync. 这 三 events 描述
在之上 需要 不 是 triggered 用 cclk. 它们 能, 作 一个 con-
figuration 选项, 是 triggered 用 一个 用户 时钟. 这个 意思
那 这 设备 能 wake 向上 在 synchronism 和 这 用户
系统.
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