rev. b
ad7870/ad7875/ad7876
–6–
管脚 函数 描述
插件 管脚
管脚 非. Mnemonic 函数
1
RD
读. 起作用的 低 逻辑 输入. 这个 输入 是 使用 在 conjunction 和
CS
低 至 使能 这 数据 输出.
2
BUSY
/
INT
busy/中断, 起作用的 低 逻辑 输出 表明 转换器 状态. 看 定时 图解.
3 CLK 时钟 输入. 一个 外部 ttl-兼容 时钟 将 是 应用 至 这个 输入 管脚. alternatively, tying 这个 管脚 至
V
SS
使能 这 内部的 激光器-修整 时钟 振荡器.
4 db11/hben 数据 位 11 (msb)/高 字节 使能. 这 函数 的 这个 管脚 是 依赖 在 这 状态 的 这 12/
8
/clk 输入 (看
在下). 当 12-位 并行的 数据 是 选择, 这个 管脚 提供 这 db11 输出. 当 字节 数据 是 selected, 这个 管脚
变为 这 hben 逻辑 输入 hben 是 使用 为 8-位 总线 接合. 当 hben 是 低, db7/低 至 db0/db8
变为 db7 至 db0. 和 hben 高, db7/低 至 db0/db8 是 使用 为 这 upper 字节 的 数据 (see表格 i).
5 db10/
SSTRB
数据 位 10/串行 strobe. 当 12-位 并行的 数据 是 选择, 这个 管脚 提供 这 db10 output.
SSTRB
是 一个
起作用的 低 打开-流 输出 那 提供 一个 strobe 或者 framing 脉冲波 为 串行 数据. 一个 外部 4.7 k
Ω
拉-向上
电阻 是 必需的 在
SSTRB
.
6 db9/sclk 数据 位 9/串行 时钟. 当 12-位 并行的 数据 是 选择, 这个 管脚 提供 这 db9 output. sclk 是 这 gated
串行 时钟 输出 获得 从 这 内部的 或者 外部 模数转换器 时钟. 如果 这 12/
8
/clk 输入 是 在 –5 v, 然后 sclk
runs continuously. 如果 12/
8
/clk 是 在 0 v, 然后 sclk 是 gated 止 之后 串行 传递 是 完全. sclk 是 一个
打开-流 输出 和 需要 一个 外部 2 k
Ω
拉-向上 电阻.
7 db8/sdata 数据 位 8/串行 数据. 当 12-位 并行的 数据 是 选择, 这个 管脚 提供 这 db8 output. sdata 是 一个 open-
流 串行 数据 输出 这个 是 使用 和 sclk 和
SSTRB
为 串行 数据 转移. 串行 数据 是 有效的 在 这 下降-
ing 边缘 的 sclk 当
SSTRB
是 低. 一个 外部 4.7 k
Ω
拉-向上 电阻 是 必需的 在 sdata.
8–11 db7/low– 三-状态 数据 输出 控制 用
CS
和
RD
. 它们的 函数 取决于 在 这 12/
8
/clk 和 hben 输入.
db4/低 和 12/
8
/clk 高, 它们 是 总是 db7–db4. 和 12/
8
/clk 低 或者 –5 v, 它们的 函数 是 控制 用 hben
(看 表格 i).
12 DGND 数字的 地面. 地面 涉及 为 数字的 电路系统.
13–16 db3/db11– 三-状态 数据 输出 这个 是 控制 用
CS
和
RD
. 它们的 函数 取决于 在 这 12/
8
/clk 和 hben
db0/db8 输入. 和 12/
8
/clk 高, 它们 是 总是 db3–db0. 和 12/
8
/clk 低 或者 –5 v, 它们的 函数 是 控制 用
hben (看 表格 i).
表格 i. 输出 数据 为 字节 接合
HBEN db7/低 db6/低 db5/低 db4/低 db3/db11 db2/db10 db1/db9 db0/db8
高 低 低 低 低 db11(msb) DB10 DB9 DB8
低 DB7 DB6 DB5 DB4 DB3 DB2 DB1 db0 (lsb)
17 V
DD
积极的 供应, +5 v
±
5%.
18 AGND 相似物 地面. 地面 涉及 为 追踪/支撑, 涉及 和 dac.
19 ref 输出 电压 涉及 输出. 这 内部的 3 v 涉及 是 提供 在 这个 管脚. 这 外部 加载 能力 是 500
µ
一个.
20 V
在
相似物 输入. 这 相似物 输入 范围 是
±
3 v 为 这 ad7870,
±
10 v 为 这 ad7876 和 0 v 至 +5 v 为 这 ad7875.
21 V
SS
负的 供应, –5 v
±
5%.
22 12/
8
/clk 三 函数 输入. 定义 这 数据 format 和 串行 时钟 format. 和 这个 管脚 在 +5 v, 这 输出 数据 为-
mat 是 12-位 并行的 仅有的. 和 这个 管脚 在 0 v, 也 字节 或者 串行 数据 是 有 和 sclk 是 不 持续的.
和 这个 管脚 在 –5 v, 也 字节 或者 串行 数据 是 又一次 有 但是 sclk 是 now 持续的.
23
CONVST
转变 开始. 一个 低 至 高 转变 在 这个 输入 puts 这 追踪/支撑 在 它的 支撑 模式 和 开始 转换.
这个 输入 是 异步的 至 这 clk 输入.
24
CS
碎片 选择. 起作用的 低 逻辑 输入. 这 设备 是 选择 当 这个 输入 是 起作用的. 和
CONVST
系 低, 一个 新
转换 是 initiated 当
CS
变得 低.
插件 和 soic
2
PLCC
2
管脚 配置
1
1
管脚 配置 是 这 一样 为
这 ad7875 和 ad7876.
2
这 ad7870 和 ad7875 是 有 在
插件 和 plcc; 这 ad7870a 是 有 在
塑料 插件; 这 ad7875 和 ad7876 是
有 在 soic 和 插件.
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