sx-一个 家族 fpgas
v5.1 1-5
时钟 resources
actel’s 高-驱动 routing 结构 提供 三 时钟
网络 (Table 1-1). 这 第一 时钟, called hclk, 是
hardwired 从 这 hclk 缓存区 至 这 时钟 选择
multiplexor (mux) 在 each r-cell. hclk 不能 是
连接 至 combinatorial logic. 这个 提供 一个 快
传播 path 为 这 时钟 信号. 如果 不 使用, 这个
管脚 必须 是 设置 作 低 或者 高 在 这 板. 它 必须 不
是 left floating.图示 1-7describes 这 时钟 电路
使用 为 这 常量 load hclk 和 这 macros
supported.
hclk 做 不 函数 直到 这 fourth 时钟 循环 各自
时间 这 设备 是 powered向上 至 阻止 false 输出
水平 预定的 至 任何 可能 slow 电源-在-重置 信号 和
快 开始-向上 时钟 电路. 至 活动 hclk 从 这 第一
循环, 这 trst 管脚 必须 是 保留 在 这 设计
软件 和 这 管脚 必须 是 系 至 地 在 这 板.
二 额外的 clocks (clka, clkb) 是 global clocks 那
能 是 sourced 从 外部 管脚 或者 从 内部的 逻辑
信号 在里面 这 sx-一个 设备. clka 和 clkb 将 是
连接 至 sequential cells或者 至 combinational 逻辑. 如果
clka 或者 clkb 管脚 是 不 使用 或者 sourced 从 信号,
这些 管脚 必须 是 设置 作 低 或者 高 在 这 板. 它们
必须 不 是 left floating.图示 1-8describes 这 clka
和 clkb 电路 使用 和 这 macros supported 在 sx-一个
设备 和 这 例外 的 a54sx72a.
在 增加, 这 a54sx72a设备 提供 四
quadrant clocks (qclka, qclkb, qclkc, 和 qclkd—
相应的 至 bottom-left, bottom-正确的, 顶-left,
和 顶-正确的 locations 在 这消逝, 各自), 这个
能 是 sourced 从 外部 管脚 或者 从 内部的 逻辑
信号 在里面 这 设备. 各自 的 这些 clocks 能
individually 驱动 向上 至 一个 全部 quadrant 的 这 碎片,
或者 它们 能 是 grouped 一起 至 驱动 多样的
quadrants (图示 1-9 在 页 1-6). qclk 管脚 能
函数 作 用户 i/o 管脚. 如果 不 使用, 这 qclk 管脚
必须 是 系 低 或者 高 在 这 板 和 必须 不 是
left floating.
为 更多 信息 在 如何 至 使用 quadrant clocks 在
这 a54sx72a 设备, 谈及 至 这
global 时钟 网络
在 actel’s antifuse 设备
s和
使用 a54sx72a 和
rt54sx72s quadrant clocks
应用 注释.
这 clka, clkb, 和 qclk circuits 为 a54sx72a 作 好
作 这 macros supported 是 显示 在图示 1-10 在
页 1-6. 便条 那 双向的 时钟 缓存区 是 仅有的
有 在 a54sx72a. 为 更多 信息, 谈及 至
这"管脚 描述" 部分 在 页 1-14.
表格 1-1 •
sx-一个 时钟 resources
A54SX08A A54SX16A A54SX32A A54SX72A
routed clocks (clka, clkb) 2 2 2 2
hardwired clocks (hclk) 1 1 1 1
quadrant clocks (qclka, qclkb, qclkc, qclkd) 0 0 0 4
图示 1-7 •
sx-一个 hclk 时钟 缓存区
图示 1-8 •
sx-一个 routed 时钟 缓存区
常量 加载
时钟 网络
HCLKBUF
时钟 网络
从 内部的 逻辑
CLKBUF
CLKBUFI
CLKINT
CLKINTI
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