ad9736/ad9735/ad9734 初步的 技术的 数据
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reg 17, 18, 19, 20, 21 -> built-in自 测试 控制 (bist_cnt)
读 reg17, 18, 19, 20 &放大; 21 返回 先前 写 值 为 所有 定义 寄存器 位 除非 否则 noted. 重置 value 在
bold
text.
ADR 名字 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0
0x11 bist_cnt sel<1> sel<0> sig_读 lvds_en 同步_en clear
0x12 bist<7:0> bist<7> bist<6> bist<5> bist<4> bist<3> bist<2> bist<1> bist<0>
0x13 bist<15:8> bist<15> bist<14> bist<13>bist<12> bist<11> bist<10> bist<9> bist<8>
0x14 bist<23:16> bist<23> bist<22> bist<21> bist<20> bist<19> bist<18> bist<17> bist<16>
0x15 bist<31:24> bist<31> bist<30> bist<29> bist<28> bist<27> bist<26> bist<25> bist<24>
sel<1:0> : 写 ->
00, 写 结果 的 这 lvds 阶段 1 bist 至 bist<31:0>
01, 写 结果 的 这 lvds 阶段 2 bist 至 bist<31:0>
10, 写 结果 的 这 同步 阶段 1 bist 至 bist<31:0>
11, 写 结果 的 这 同步 阶段 2 bist 至 bist<31:0>
sig_读 : 写 ->
0, 非 action
1, 使能 bist signature readback
LVDS_en : 写->
0, 非 action
1, 使能 lvds bist
同步_en : 写 ->
0, 非 action
1, 使能 同步 bist
clear : 写 ->
0, 非 action
1, clear 所有 bist 寄存器
bist<31:0> : 读 -> 结果 的 这 建造-在 自 测试
reg 22 -> 控制 时钟 前-分隔物 (cclk_div)
读 reg 22 returns 先前 写 值 为 所有 定义 寄存器 位 除非 否则 指出. 重置 值 在
bold
text.
ADR 名字 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0
0x16 cclk_div resv’d resv’d resv’d resv’d ccd<3> ccd<2> ccd<1> ccd<0>
ccd<3:0> : 写 ->
0x0
, 控制 时钟 = dacclk / 16
0x1, 控制 时钟 = dacclk / 32
0x2, 控制 时钟 = dacclk / 64 …
0xf, 控制 时钟 = dacclk / 524288
便条: 这 100mhz 至 1.2ghz dacclk 必须 是 分隔 至 较少 比10mhz 为 准确无误的 运作. ccd<3:0> 必须 是 编写程序 至
分隔 这 dacclk 所以 那 这个 relationship 是 不 violated. 控制 时钟 = dacclk / ( 2 ^ ( ccd<3:0> + 4 ))
reg 31 -> 版本
读 reg 31 returns 先前 写 值 为 所有 定义 寄存器 位 除非 否则 指出. 重置 值 在
bold
text.
ADR 名字 位 7 位 6 位 5 位 4 位 3 位 2 位 1 位 0
0x1F 版本 ver<5> ver<4> ver<3>ver<2> ver<1> ver<0> RES10 RES12
ver<5:0> : 读 -> 版本 号码 (部分id), 00001, 修订 1, 最初的 释放
res10 (msb)
res12 (lsb)
: 读 ->
00, 14-位 dac
01, 12-位 dac
10, 10-位 dac
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