ad9736/ad9735/ad9734 初步的 技术的 数据
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ad9736 数据 接口 控制者
那里 是 2 内部的 控制者 那 能 是 使用 在 这 运作
的 这 ad9736. 这 第一 控制 helps 维持 最佳的 lvds
数据 抽样 和 这 第二 控制 helps 维持 最佳的
同步 在 这 dacclk 和 这 新当选的 数据. 这
lvds 控制 是 有责任 为 optimizing 这 抽样 的 这
数据 从 这 lvds 总线 (db13:0) 当 这 同步 控制
resolves 定时 问题 在 这 dac_clk (clk+, clk-)
和 这 dataclk. 一个 块 图解 的 这些 控制者 是 显示
在 图示 23.
这 控制者 是 clocked 和 一个 分隔 向下 版本 的 这
dac_clk. 这 分隔 比率 是 设置 utilizing 这 控制 时钟
predivider 位 (ccd<3:0>) located 在 reg22 位 3:0 至 发生
这 控制 时钟 作 跟随:
控制 时钟 = dac_clk / ( 2 ^ ( ccd<3 :0> + 4 ))
便条
: 这 控制 时钟 将 不 超过 10mhz 为 准确无误的
运作. 直到 ccd<3:0> 有 被 合适的 编写程序 至
满足 这个 必要条件 这 dac 输出 将 不 是 稳固的.
这 lvds 和 同步 控制者 能 是 independently 运作 在
3 不同的 模式 通过 spi 端口 reg06 和 reg08.
1.
手工的 模式
2.
surveillance 模式
3.
自动 模式
在 手工的 模式 所有 的 这 定时 度量 和 updates 是
externally 控制 通过 这 spi.
在 surveillance 模式 各自 控制 takes 度量 和
calculates 一个 新 “optimal” 值 continuously. 这 结果 的 这
度量 能 是 passed 通过 一个 averaging 过滤 在之前
evaluating 这 结果 为 增加 噪音 免除. 这 filtered
结果 是 对照的 至 一个 门槛 值 设置 通过 reg06 和 reg08
的 这 spi 端口. 如果 这 错误 是 更好 然后 这 门槛, 一个
中断 是 triggered 和 这 控制 stops. reg01 的 这 spi
端口 控制 这 中断 和 位 3 和 2 enabling 这
各自的 中断 和 位 7 和 6 表明 这 各自的
控制’s 中断. 如果 一个 中断 是 使能 它 将 也 活动
这 ad9736’s irq 管脚. 在 顺序 至 clear 一个 中断 这 中断
使能 位 的 这 各自的 控制 必须 是 设置 至 一个 零 为 在
least 一个 控制 时钟 循环 (控制 时钟 < 10mhz).
自动 模式 是 almost 完全同样的 至surveillance 模式. instead 的
triggering 一个 中断 和 stopping 这 控制, 这 控制
automatically updates 它的 settings 至 这 newly 计算 “optimal”
值 和 持续 至 run.
图示 23.ad9736 内部的 同步 engine
数据 源
i.e. fpga
LVDS
样本
逻辑
先进先出
同步
逻辑
DAC
DACCLK
dataclk_输出
db<13:0>
dataclk_在
clk 控制
LVDS
控制
同步
控制
数据 源
i.e. fpga
LVDS
样本
逻辑
先进先出
同步
逻辑
DAC
DACCLK
dataclk_输出
db<13:0>
dataclk_在
clk 控制
LVDS
控制
同步
控制
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