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(持续)
一个 单独的-结束 至 差别的 转换 电路 是 显示 在
图示 5
.
表格 3
给 电阻 值 为 那 电路 至
提供 输入 信号 在 一个 范围 的 1.0v
±
0.5v 在 各自 的 这
差别的 输入 管脚 的 这 adc12dl066.
表格 3. 电阻 值 为 电路 的
图示 5
信号
范围
R1 R2 R3 R4 r5, R6
0 - 0.25v 打开 0
Ω
124
Ω
1500
Ω
1000
Ω
0 - 0.5v 0
Ω
打开
Ω
499
Ω
1500
Ω
499
Ω
±
0.25v 100
Ω
698
Ω
100
Ω
698
Ω
499
Ω
1.3.3 输入 一般 模式 电压
这 输入 一般 模式 电压, V
CM
, 应当 是 在 这
范围 的 0.5v 至 1.5v 和 是 一个 值 此类 那 这 顶峰
excursions 的 这 相似物 信号 做 不 go 更多 负的
比 地面 或者 更多 积极的 比 一个 Volt 在下 这 V
一个
供应 电压. 这 名义上的 V
CM
应当 一般地 是 关于
1.0v, 但是 V
RM
或者 V
RN
能 是 使用 作 一个 V
CM
源 作 长
作 非 d.c. 电流 是 描绘 从 也 的 这些 管脚. 看
部分 1.2
2.0 数字的 输入
数字的 ttl/cmos 兼容 输入 组成 的 clk, oea,
oeb, 的, int/ext REF 和 pd.
2.1 CLK
这
CLK
信号 控制 这 定时 的 这 抽样 处理.
驱动 这 时钟 输入 和 一个 稳固的, 低 jitter 时钟 信号 在
这 范围 的 15 MHz 至 75 MHz 和 上升 和 下降 时间 的 2
ns 或者 较少. 这 查出 carrying 这 时钟 信号 应当 是 作
短的 作 可能 和 应当 不 交叉 任何 其它 信号 线条,
相似物 或者 数字的, 不 甚至 在 90˚.
这
CLK
信号 也 驱动 一个 内部的 状态 机器. 如果 这
CLK
是 interrupted, 或者 它的 频率 too 低, 这 承担 在
内部的 电容 能 dissipate 至 这 要点 在哪里 这 交流-
curacy 的 这 输出 数据 将 降级. 这个 是 what 限制 这
最低 样本 比率 至 15 msps.
这 时钟 线条 应当 是 terminated 在 它的 源 在 这
典型的 阻抗 的 那 线条. 引领 小心 至 维持 一个
常量 时钟 线条 阻抗 全部地 这 长度 的 这
线条. 谈及 至 应用 便条 一个-905 为 信息 在
设置 典型的 阻抗.
它 是 高级地 desirable 那 这 这 源 驱动 这 模数转换器
CLK
管脚 仅有的 驱动 那 管脚. 不管怎样, 如果 那 源 是 使用 至
驱动 其它 things, 各自 驱动 管脚 应当 是 一个.c. terminated
和 一个 序列 RC 至 地面, 作 显示 在
图示 4
, 此类 那
这 电阻 值 是 equal 至 这 典型的 阻抗 的
这 时钟 线条 和 这 电容 值 是
在哪里 t
PD
是 这 信号 传播 比率 向下 这 时钟 线条,
"l" 是 这 线条 长度 和 Z
O
是 这 典型的 阻抗
的 这 时钟 线条. 这个 末端 应当 是 作 关闭 作
可能 至 这 模数转换器 时钟 管脚 但是 在之外 它 作 seen 从 这
时钟 源. 典型 t
PD
是 关于 150 ps/inch (60 ps/cm) 在
fr-4 板 材料. 这 单位 的 "l" 和 t
PD
应当 是 这
一样 (英寸 或者 centimeters).
这 职责 循环 的 这 时钟 信号 能 影响 这 效能
的 这 一个/d 转换器. 因为 实现 一个 准确的 职责
循环 是 difficult, 这 ADC12DL066 是 设计 至 维持
效能 在 一个 范围 的 职责 循环. 当 它 是 指定
和 效能 是 有保证的 和 一个 50% 时钟 职责 循环,
效能 是 典型地 maintained 在 一个 时钟 职责 循环
范围 的 43% 至 57% 在 66 msps.
2.2 oea, OEB
这 OEA 和 OEB 管脚, 当 高, 放 这 输出 管脚 的
它们的 各自的 转换器 在 一个 高 阻抗 状态.
当 也 的 这些 管脚 是 低, 这 相应的 输出
是 在 这 起作用的 状态. 这 ADC12DL066 将 continue 至
转变 whether 这些 管脚 是 高 或者 低, 但是 这 输出
能 不 是 读 当 这 管脚 是 高.
自从 模数转换器 噪音 增加 和 增加 输出 capaci-
tance 在 这 数字的 输出 管脚, 做 不 使用 这 触发-状态
输出 的 这 ADC12DL066 至 驱动 一个 总线. 相当, 各自
输出 管脚 应当 是 located 关闭 至 和 驱动 一个 单独的
数字的 输入 管脚. 至 更远 减少 模数转换器 噪音, 一个 100
Ω
电阻 在 序列 和 各自 模数转换器 数字的 输出 管脚, located
关闭 至 它们的 各自的 管脚, 应当 是 增加 至 这 电路.
2.3 PD
这 PD 管脚, 当 高, holds 这 ADC12DL066 在 一个 电源-
向下 模式 至 conserve 电源 当 这 转换器 是 不
正在 使用. 这 电源 消耗量 在 这个 状态 是 75 mW
和 一个 66MHz 时钟 和 40mW 如果 这 时钟 是 stopped 当
PD 是 高. 这 输出 数据 管脚 是 未阐明的 和 这 数据
在 这 pipeline 是 corrupted 当 在 这 电源 向下 模式.
这 电源 向下 模式 Exit 循环 时间 是 决定 用 这
值 的 这 组件 在 管脚 4, 5, 6, 12, 13 和 14 和
是 关于 500 µs 和 这 推荐 组件 在 这
V
RP
,v
RM
和 V
RN
涉及 绕过 管脚. 这些 电容
loose 它们的 承担 在 这 电源 向下 模式 和 必须 是
recharged 用 在-碎片 电路系统 在之前 conversions 能 是
精确. 小 电容 值 准许 slightly faster re-
covery 从 这 电源 向下 模式, 但是 能 结果 在 一个
减少 在 snr, SINAD 和 ENOB 效能.
2.4 的
这 输出 数据 format 是 补偿 二进制的 当 这 的 管脚 是 在
一个 逻辑 低 或者 2’s complement 当 这 的 管脚 是 在 一个 逻辑
高. 当 这 sense 的 这个 管脚 将 是 changed "在 这 fly,"
做 这个 是 不 推荐 作 这 输出 数据 可以 是
erroneous 为 一个 few 时钟 循环 之后 这个 改变 是 制造.
2.5 int/ext REF
这 int/ext REF 管脚 确定 whether 这 内部的 ref-
erence 或者 一个 外部 涉及 电压 是 使用. 和 这个 管脚
在 一个 逻辑 低, 这 内部的 1.0v 涉及 是 在 使用. 和 这个
管脚 在 一个 逻辑 高 一个 外部 涉及 必须 是 应用 至
这 V
REF
管脚, 这个 应当 然后 是 绕过 至 地面.
那里 是 非 需要 至 绕过 这 V
REF
管脚 当 这 内部的
涉及 是 使用. 那里 是 非 进入 至 这 内部的 谈及-
ence 电压, 但是 它的 值 是 大概 equal 至 V
RP
−
V
RN
.
3.0 输出
这 ADC12DL066 有 12 ttl/cmos 兼容 数据 输出-
放 管脚. 有效的 数据 是 呈现 在 这些 输出 当 这 OE
和 PD 管脚 是 低. 当 这 t
OD
时间 提供 信息
关于 输出 定时, 一个 简单的 方法 至 俘获 一个 有效的 输出 是
至 获得 这 数据 在 这
下落 边缘
的 这 转换 时钟
(管脚 10).
ADC12DL066
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