产品 信息
(持续)
是 特别 细致的 和 这 布局 的 inductors. Mutual
电感 能 改变 这 特性 的 这 电路 在
这个 它们 是 使用. Inductors 应当
不
是 放置 一侧 用
一侧, 甚至 和 just 一个 小 部分 的 它们的 bodies beside 各自
其它.
这 相似物 输入 应当 是 分开的 从 嘈杂的 信号 查出
至 避免 连接 的 spurious 信号 在 这 输入. 任何
外部 组件 (e.g., 一个 过滤 电容) 连接 是-
tween 这 converter’s 输入 管脚 和 地面 或者 至 这 谈及-
ence 输入 管脚 和 地面 应当 是 连接 至 一个 非常
clean 要点 在 这 地面 平面.
图示 6
给 一个 例子 的 一个 合适的 布局. 所有 相似物
电路系统 (输入 放大器, 过滤, 涉及 组件, 等.)
应当 是 放置 在 这 相似物 范围 的 这 板. 所有 数字的
电路系统 和 i/o 线条 应当 是 放置 在 这 数字的 范围 的
这 板. 这 ADC12DL066 应当 是 在 这些 二
areas. 此外, 所有 组件 在 这 涉及 电路系统
和 这 输入 信号 chain 那 是 连接 至 地面
应当 是 连接 一起 和 短的 查出 和 enter 这
地面 平面 在 一个 单独的, 安静 要点. 所有 地面 连接
应当 有 一个 低 电感 path 至 地面.
6.0 动态 效能
至 达到 这 最好的 动态 效能, 这 时钟 源
驱动 这 CLK 输入 必须 是 自由 的 jitter. 分开 这 模数转换器
时钟 从 任何 数字的 电路系统 和 缓存区, 作 和 这 时钟
tree 显示 在
图示 7
. 这 门 使用 在 这 时钟 tree 必须
是 有能力 的 运行 在 发生率 更 高等级的 比
那些 使用 如果 增加 jitter 是 至 是 阻止.
最好的 效能 将 是 得到 和 一个 差别的 输入
驱动, 对照的 和 一个 单独的-结束 驱动, 作 discussed 在
Sections 1.3.1 和 1.3.2.
作 提到 在 部分 5.0, 它 是 好的 实践 至 保持 这
模数转换器 时钟 线条 作 短的 作 可能 和 至 保持 它 好 away
从 任何 其它 信号. 其它 信号 能 introduce jitter 在
这 时钟 信号, 这个 能 含铅的 至 减少 SNR perfor-
mance, 和 这 时钟 能 introduce 噪音 在 其它 线条.
甚至 线条 和 90˚ crossings 有 电容的 连接, 所以
尝试 至 避免 甚至 这些 90˚ crossings 的 这 时钟 线条.
20055216
图示 6. 例子 的 一个 合适的 布局
ADC12DL066
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