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(持续)
7.0 一般 应用 PITFALLS
驱动 这 输入 (相似物 或者 数字的) 在之外 这 电源
供应 围栏.
为 恰当的 运作, 所有 输入 应当 不 go
更多 比 100 mV 在之外 这 供应 围栏 (更多 比
100 mV 在下 这 地面 管脚 或者 100 mV 在之上 这 供应
管脚). Exceeding 这些 限制 在 甚至 一个 瞬时 基准 将
导致 faulty 或者 erratic 运作. 它 是 不 uncommon 为 高
速 数字的 组件 (e.g., 74F 和 74AC 设备) 至
展览 越过 或者 undershoot 那 变得 在之上 这 电源
供应 或者 在下 地面. 一个 电阻 的 关于 47
Ω
至 100
Ω
在
序列 和 任何 offending 数字的 输入, 关闭 至 这 信号
源, 将 eliminate 这 问题.
做 不 准许 输入 电压 至 超过 这 供应 电压,
甚至 在 一个 瞬时 基准. 不 甚至 在 电源 向上 或者
电源 向下.
是 细致的 不 至 overdrive 这 输入 的 这 ADC12DL066
和 一个 设备 那 是 powered 从 供应 外部 这
范围 的 这 ADC12DL066 供应. 此类 实践 将 含铅的 至
转换 不精确 和 甚至 至 设备 损坏.
Attempting 至 驱动 一个 高 电容 数字的 数据 总线.
这 更多 电容 这 输出 驱动器 必须 承担 为
各自 转换, 这 更多 instantaneous 数字的 电流
flows 通过 V
DR
和 DR 地. 这些 大 charging cur-
rent 尖刺 能 couple 在 这 相似物 电路系统, degrading
动态 效能. 足够的 bypassing 和 维持
独立的 相似物 和 数字的 areas 在 这 pc 板 将 减少
这个 问题.
additionally, 总线 电容 在之外 这 指定 15 pf/管脚
将 导致 t
OD
至 增加, 制造 它 difficult 至 合适的 获得
这 模数转换器 输出 数据. 这 结果 可以, 又一次, 是 一个 apparent
减少 在 动态 效能.
这 数字的 数据 输出 应当 是 缓冲 (和 74acq541,
为 例子). 动态 效能 能 也 是 改进
用 adding 序列 电阻器 在 各自 数字的 输出, 关闭 至 这
adc12dl066, 这个 减少 这 活力 结合 后面的 在
这 转换器 输出 管脚 用 限制的 这 输出 电流. 一个
合理的 值 为 这些 电阻器 是 100
Ω
.
使用 一个 inadequate 放大器 至 驱动 这 相似物 输入.
作 explained 在 部分 1.3, 这 电容 seen 在 这
输入 可改变的 在 8 pF 和 7 pf, 取决于 在之上 这
阶段 的 这 时钟. 这个 动态 加载 是 更多 difficult 至
驱动 比 是 一个 fixed 电容.
如果 这 放大器 exhibits 越过, ringing, 或者 任何 evidence 的
instability, 甚至 在 一个 非常 低 水平的, 它 将 降级 perfor-
mance. 一个 小 序列 电阻 在 各自 放大器 输出 和 一个
电容 在 这 相似物 输入 (作 显示 在
图示 4
和
图示 5
) 将 改进 效能. 这 LMH6702 和 这
LMH6628 有 被 successfully 使用 至 驱动 这 相似物
输入 的 这 adc12dl066.
也, 它 是 重要的 那 这 信号 在 这 二 输入 有
exactly 这 一样 振幅 和 是 exactly 180
o
输出 的 阶段
和 各自 其它. 板 布局, 特别 equality 的 这
长度 的 这 二 查出 至 这 输入 管脚, 将 影响 这
有效的 阶段 在 这些 二 信号. Remember 那
一个 运算的 放大器 运作 在 这 非-反相的 con-
figuration 将 展览 更多 时间 延迟 比 将 这 一样
设备 运行 在 这 反相的 配置.
运行 和 这 涉及 管脚 外部 的 这 speci-
fied 范围.
作 提到 在 部分 1.2, V
REF
应当 是 在
这 范围 的
0.8v
≤
V
REF
≤
1.5v
运行 外部 的 这些 限制 可以 含铅的 至 效能
降级.
Inadequate 网络 在 涉及 绕过 管脚 (v
RP
一个,
V
RN
一个, V
RM
一个, V
RP
b, V
RN
B 和 V
RM
b)
. 作 提到 在
部分 1.2, 这些 管脚 应当 是 绕过 和 0.1 µF
电容 至 地面 在 V
RM
一个 和 V
RM
B 和 和 一个 序列
RC 的 1.5
Ω
和 1.0 µF 在 管脚 V
RP
一个 和 V
RN
一个 和
在 V
RP
B 和 V
RN
B 为 最好的 效能.
使用 一个 时钟 源 和 过度的 jitter, 使用 exces-
sively 长 时钟 信号 查出, 或者 having 其它 信号
结合 至 这 时钟 信号 查出.
这个 将 导致 这
抽样 间隔 至 相异, 造成 过度的 输出 噪音
和 一个 减少 在 SNR 和 SINAD 效能.
20055217
图示 7. Isolating 这 模数转换器 时钟 从 其它 电路系统
和 一个 时钟 Tree
ADC12DL066
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