CY7C1354B
CY7C1356B
文档 #: 38-05114 rev. *c 页 7 的 29
介绍
函数的 overview
这 cy7c1354b 和 cy7c1356b 是 同步的-pipelined
burst nobl srams 设计 specifically 至 eliminate wait
states 在 写/读 transitions. 所有 同步的 输入
通过 通过 输入 寄存器 控制 用 这 rising 边缘 的
这 时钟. 这 时钟 信号 是 qualified 和 这 时钟 使能
输入 信号 (cen
). 如果 cen是 高, 这 时钟 信号 是 不
公认的 和 所有 内部的 states 是 maintained. 所有
同步的 行动是 qualified 和 cen
. 所有 数据
输出 通过 通过 输出 寄存器 控制 用 这 rising
边缘 的 这 时钟. 最大 进入 延迟 从 这 时钟 上升
(t
CO
) 是 2.8 ns (225-mhz 设备).
accesses 能 是 initiated 用 asserting 所有 三 碎片 使能
(ce
1
, ce
2
, ce
3
) 起作用的 在 这 rising 边缘 的 这 时钟. 如果 时钟
使能 (cen
) 是 起作用的 低 和 adv/ld是 asserted 低,
这 地址 提交 至 这 设备 将 是 latched. 这
进入 能 也 是 一个 读 或者 写 运作, 取决于 在
这 状态 的 这 写 使能 (我们
). bw
[d:a]
能 是 使用 至
conduct 字节 写 行动.
写 行动 是 qualified 用 这 写 使能 (我们
). 所有
写 是 simplified 和 在-碎片 同步的 自-安排时间
写 电路系统.
三 同步的 碎片 使能 (ce
1
, ce
2
, ce
3
) 和 一个
异步的 输出 使能 (oe
) 使简化 depth expansion.
所有 行动 (读, 写, 和 deselects) 是 pipelined.
adv/ld应当 是 驱动 低 once 这 设备 有 被
deselected 在 顺序 至 加载 一个 新 地址 为 这 next
运作.
单独的 读 accesses
一个 读 进入 是 initiated 当 这 下列的 情况 是
satisfied 在 clock 上升: (1) cen
是 asserted 低, (2) ce
1
, ce
2
,
和 ce
3
是 所有 asserted 起作用的, (3) 这 写 使能 输入
信号 我们
是 deasserted 高, 和 (4) adv/ld是 asserted
低. 这 地址 提交 至 这 地址 输入 是 latched
在 这 地址 寄存器 和 提交 至 这 记忆 核心
和 控制 逻辑. 这 控制 逻辑 确定 那 一个 读
进入 是 在 progress 和 准许 这 要求 数据 至
propagate 至 这 输入 的 这 output 寄存器. 在 这 rising 边缘
的 这 next 时钟 这 要求 数据 是 允许 至 propagate
通过 这 输出 寄存器 和面向 这 数据 总线 在里面 2.8 ns
(225-mhz 设备) 提供 oe
是 起作用的 低. 之后 这 第一
时钟 的 这 读 进入 这 输出 缓存区 是 控制 用
OE
和 这 内部的 控制 逻辑. oe必须 是 驱动 低 在
顺序 为 这 设备 至 驱动 输出 这 要求 数据. 在 这
第二 时钟, 一个 subsequent operation (读/写/deselect)
能 是 initiated. deselecting 这 设备 是 也 pipelined.
因此, 当 这 sram 是 deselected 在 时钟 上升 用 一个
的 这 碎片 使能 信号, 它的 输出 将 三-状态 下列的
这 next 时钟 上升.
burst 读 accesses
这 cy7c1354b 和 cy7c1356b 有 一个 在-碎片 burst
计数器 那 准许 这 用户这 能力 至 供应 一个 单独的
地址 和 conduct 向上 至 四 读 没有 reasserting 这
地址 输入. adv/ld
必须 是 驱动 低 在 顺序 至 加载
一个 新 地址 在 这 sram, 作 描述 在 这 单独的 读
进入 部分 在之上. 这 sequence 的 这 burst 计数器 是
决定 用 这 模式 输入 信号. 一个 低 输入 在 模式
选择 一个 直线的 burst 模式, 一个 高 选择 一个 interleaved
burst sequence. 两个都 burst counters 使用 a0 和 a1 在 这
burst sequence, 和 将 wrap周围 当 incremented suffi-
ciently. 一个 高 输入 在 adv/ld
将 increment 这 内部的
burst 计数器 regardless 的 这 状态 的 碎片 使能 输入 或者
我们. 我们是 latched 在 这 beginning 的 一个 burst 循环. 因此,
这 类型 的 进入 (读 或者 写) 是 maintained 全部地
这 burst sequence.
单独的 写 accesses
写 进入 是 initiated when 这 下列的 情况 是
satisfied 在 时钟 上升: (1) cen
是 asserted 低, (2) ce
1
, ce
2
,
和 ce
3
是 所有 asserted 起作用的, 和 (3) 这 写 信号 我们
是 asserted 低. 这 地址 提交 至 一个
0
∠
一个
16
是 承载
在 这 地址 寄存器. 这 写 信号 是 latched 在
这 控制 逻辑 块.
在 这 subsequent 时钟 上升 这 数据 线条 是 automatically
三-陈述 regardless 的 这 状态 的 这 oe
输入 信号. 这个
准许 这 外部 逻辑 至 呈现 这 数据 在 dq
和 dqp
(dq
一个,b,c,d
/dqp
一个,b,c,d
为 cy7c1354b 和 dq
一个,b
/dqp
一个,b
为
cy7c1356b). 在 增加, 这 地址 为 这 subsequent
进入 (读/写/deselect) 是 latched 在 这 地址
寄存器 (提供 这 适合的 控制 信号 是
asserted).
在 这 next 时钟 上升 这 数据 提交 至 dq
和 dqp
(dq
一个,b,c,d
/dqp
一个,b,c,d
为 cy7c1354b 和 dq
一个,b
/dqp
一个,b
为
cy7c1356b) (或者 一个 subset 为 字节 写 行动, 看 写
循环 描述 表格 为 详细信息) 输入 是 latched 在 这
设备 和 这 写 是 完全.
这 数据 写 在 这 write 运作 是 控制 用 bw
(bw
一个,b,c,d
为 cy7c1354b 和 bw
一个,b
为 cy7c1356b)
信号. 这 cy7c1354b/56b 提供 字节 写 能力
那 是 描述 在 这 写 循环 描述 表格. asserting
这 写 使能 输入 (我们
) 和 这 选择 字节 写
选择 (bw
) 输入 将 selectively 写 至 仅有的 这 desired
字节. 字节 不 选择 du环绕 一个 字节 写 运作 将
仍然是 unaltered. 一个 同步的 自-安排时间 write mechanism
有 被 提供 至 使简化 这 写 行动. 字节 写
能力 有 被 包含 在 顺序 至 非常 使简化
NC –
非 connects
. 这个 管脚 是 不 连接 至 这 消逝.
e(18,36,
72, 144,
288)
–
这些 管脚 是 不 连接
. 它们 将 是 使用 为 expansion 至 这 18m, 36m, 72m, 144m
和 288m densities.
ZZ 输入-
异步的
zz “sleep” 输入
. 这个 起作用的 高 输入 places 这 device 在 一个 非-时间 核心的 “sleep” 情况
和 数据 integrity preserved. 在 正常的 运作, 这个 管脚 能 是 连接 至 v
SS
或者 left
floating.
管脚 定义
(持续)
管脚 名字 i/o 类型 管脚 描述
: 点此下载
