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82527
AC 特性 为 8-位 非-多路复用 异步的 (模式 3)
Conditions V
CC
e
5V
g
10% V
SS
e
0V T
一个
eb
40

Cto
一个
125

C C
L
e
100 pF
标识 参数 最小值 最大值
1t
XTAL
振荡器 频率 8 MHz 16 MHz
1t
SCLK
系统 时钟 频率 4 MHz 10 MHz
1t
MCLK
记忆 时钟 频率 2 MHz 8 MHz
t
AVCL
地址 或者 RW

有效的 至 CS

低 3 ns
建制
t
CLDV
CS

低 至 数据 有效的 0 ns 55 ns
为 高 速 寄存器 (02h 04H 05h)
为 低 速 寄存器 0 ns 15 t
MCLK
一个
100 ns
(读 循环 没有 Previous 写)
(1)
为 低 速 寄存器 0 ns 35 t
MCLK
一个
100 ns
(读 循环 和 Previous 写)
(1)
t
KLDV
DSACK0

低 至 输出 数据 有效的 23 ns
为 高 速 读 寄存器
为 低 速 读 寄存器
k
0ns
t
CHDV
82527 输入 数据 支撑 之后 CS

高 15 ns
t
CHDH
82527 输出 数据 支撑 之后 CS

高 0 ns
t
CHDZ
CS

高 至 输出 数据 Float 35 ns
t
CHKH
1
CS

高 至 DSACK0

e
24V
(3)
0ns 55ns
t
CHKH
2
CS

高 至 DSACK0

e
28V 150 ns
t
CHKZ
CS

高 至 DSACK0

Float 0 ns 100 ns
t
CHCL
CS

宽度 在 Successive 循环 25 ns
t
CHAI
CS

高 至 地址 Invalid 7 ns
t
CHRI
CS

高 至 RW

Invalid 5 ns
t
CLCH
CS

宽度 低 65 ns
t
DVCH
CPU 写 数据 有效的 至 CS

高 20 ns
t
CLKL
CS

低 至 DSACK0

低 0ns 67ns
为 高 速 寄存器 和 低 速
寄存器 写 进入 没有 Previous
写
(2)
t
CHKL
终止 的 Previous 写 (cs

高) 至 0 ns 2 t
MCLK
一个
145 ns
DSACK0

低 为 一个 写 循环 和 一个
Previous 写
(2)
t
COPD
CLKOUT 时期 (cd
V
一个
1)

t
OSC
(4)
t
CHCL
CLKOUT 高 时期 (cd
V
一个
1)


t
OSC
b
10 (cd
V
一个
1)


t
OSC
一个
15
NOTES
E 和 作 必须 是 系 高 在 这个 mode
1 定义 的 ‘‘Read 循环 没有 一个 Previous Write’’ 这 时间 在 这 rising 边缘 的 CS

(为 这 previous 写
循环) 和 这 下落 边缘 的 CS

(为 这 电流 读 循环) 是 更好 比 2 t
MCLK

2 定义 的 ‘‘Write 循环 没有 一个 Previous Write’’ 这 时间 在 这 rising 边缘 的 CS

(为 这 previous 写
循环) 和 这 rising 边缘 的 CS

(为 这 电流 写 循环) 是 更好 比 2 t
MCLK

3 一个 在-碎片 pullup 将 驱动 DSACK0

至 大概 24V 一个 外部 pullup 是 必需的 至 驱动 这个 信号 至 一个 高等级的
voltage
4 定义 的 CD
V
是 这 值 承载 在 这 CLKOUT 寄存器 representing 这 CLKOUT divisor
13

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82527 AC 特性为 8-位非-多路复用异步的 (模式 3) Conditions V CC e 5V g 10% V SS e 0V T 一个 eb 40  Cto 一个 125  C C L e 100 pF 标识参数最小值最大值 1t XTAL 振荡器频率 8 MHz 16 MHz 1t SCLK 系统时钟频率 4 MHz 10 MHz 1t MCLK 记忆时钟频率 2 MHz 8 MHz t AVCL 地址或者 RW  有效的至 CS  低 3 ns 建制 t CLDV CS  低至数据有效的 0 ns 55 ns 为高速寄存器 (02h 04H 05h) 为低速寄存器 0 ns 15 t MCLK 一个 100 ns (读循环没有 Previous 写) (1) 为低速寄存器 0 ns 35 t MCLK 一个 100 ns (读循环和 Previous 写) (1) t KLDV DSACK0  低至输出数据有效的 23 ns 为高速读寄存器为低速读寄存器 k 0ns t CHDV 82527 输入数据支撑之后 CS  高 15 ns t CHDH 82527 输出数据支撑之后 CS  高 0 ns t CHDZ CS  高至输出数据 Float 35 ns t CHKH 1 CS  高至 DSACK0  e 24V (3) 0ns 55ns t CHKH 2 CS  高至 DSACK0  e 28V 150 ns t CHKZ CS  高至 DSACK0  Float 0 ns 100 ns t CHCL CS  宽度在 Successive 循环 25 ns t CHAI CS  高至地址 Invalid 7 ns t CHRI CS  高至 RW  Invalid 5 ns t CLCH CS  宽度低 65 ns t DVCH CPU 写数据有效的至 CS  高 20 ns t CLKL CS  低至 DSACK0  低 0ns 67ns 为高速寄存器和低速寄存器写进入没有 Previous 写 (2) t CHKL 终止的 Previous 写 (cs  高) 至 0 ns 2 t MCLK 一个 145 ns DSACK0  低为一个写循环和一个 Previous 写 (2) t COPD CLKOUT 时期 (cd V 一个 1)  t OSC (4) t CHCL CLKOUT 高时期 (cd V 一个 1)   t OSC b 10 (cd V 一个 1)   t OSC 一个 15 NOTES E 和作必须是系高在这个 mode 1 定义的 ‘‘Read 循环没有一个 Previous Write’’ 这时间在这 rising 边缘的 CS  (为这 previous 写循环) 和这下落边缘的 CS  (为这电流读循环) 是更好比 2 t MCLK  2 定义的 ‘‘Write 循环没有一个 Previous Write’’ 这时间在这 rising 边缘的 CS  (为这 previous 写循环) 和这 rising 边缘的 CS  (为这电流写循环) 是更好比 2 t MCLK  3 一个在-碎片 pullup 将驱动 DSACK0  至大概 24V 一个外部 pullup 是必需的至驱动这个信号至一个高等级的 voltage 4 定义的 CD V 是这值承载在这 CLKOUT 寄存器 representing 这 CLKOUT divisor 13

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