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1.4 块 图解
inter-
rupt
con-
troller
Bus
arbi-
ter
wait
con-
troller
Bus
inter-
面向
Clock
发生器
支撑/busreq
INTA
INT
holda/busack
BUSY
BEO
WAIT
CS
wr r/w
rd/n.c.
作
bhe/hds
一个 /lds
0
一个 至 一个
123
d 至 d
015
重置
CPU0
CPU1
CLK
Timers
(4 途径)
内部的 总线
dmac (直接
记忆
进入
控制)
msci
(multiprotocol
串行
交流
接口)
[channel 0]
msci
(multiprotocol
串行
交流
接口)
[channel 1]
: 内部的 时钟 (同步 和 clk 在
cpu 模式 1, 2, 和 3; inverted clk in
模式 0)
同步
0
TXD0
RXD0
TXC0
RXC0
RTS0
DCD0
CTS0
同步
1
TXD1
RXD1
TXC1
RXC1
RTS1
DCD1
CTS1
V
CC
V
SS
φ
/
φ
图示 1.1 块 图解 的 sca