ics670-01
低 阶段 噪音 零 延迟 缓存区 和 乘法器
mds 670-01 b
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整体的 电路 系统 • 525 race 街道 • san jose •ca•95126•(408) 295-9800tel•http://www.icst.com
管脚 描述
管脚 分派
ics670-01
0=连接 直接地 至 地面
1=连接 directl 至 vdd
S3 S2 S1 S0 clk2 (和 fbclk) 输入 范围 (mhz)
0000 低 (电源 向下 全部 碎片) -
0001 输入 x1.333 18 - 120
0010 输入 x6 5 -26.67
0011 输入 x1.5 16.67 - 107
0100 输入 x3.333 7.5 - 48
0101 输入 x2.50 10 - 64
0110 输入 x4 6 - 40
0111 输入 x1 25 - 160
1000 输入 x2.333 11 - 69
1001 输入 x2.666 10 - 60
1010 输入 x12 5 -13.33
1011 输入 x3 8 -53.33
1100 输入 x10 5 - 16
1101 输入 x5 6 - 32
1110 输入 x8 5 - 20
1111 输入 x2 12 - 80
Multiplier 选择 表格
1
8
9
16
2
3
4
5
6
7
10
11
12
13
14
15
S2
地
地
S0
S1
OE1
FBCLK
VDD
VDD
VDD
FBIN
S3
地
ICLK
CLK2
OE2
关键: i = 输入 和 内部的 拉-向上 电阻; o = 输出; p = 电源 供应 connection; ci = 时钟 input.
号码 名字 类型 描述
1 VDD P 连接 至 +3.3v 或者 +5v. 必须 相一致 其它 vdds.
2 VDD P 连接 至 +3.3v 或者 +5v. 必须 相一致 其它 vdds.
3 VDD P 连接 至 +3.3v 或者 +5v. 必须 相一致 其它 vdds.
4 CLK2 O 时钟 输出 从 vco. 输出 频率 相等 这 输入 频率 时间 乘法器.
5 OE2 I 输出 时钟 使能 2. 触发-states 这 时钟 2 输出 当 低.
6 FBCLK O 时钟 输出 从 vco. 输出 频率 相等 这 输入 频率 时间 乘法器.
7
OE1 I 输出 时钟 使能 1. 触发-states 这 反馈 时钟 输出 当 低.
8 FBIN CI 反馈 时钟 输入.
9 ICLK CI 时钟 输入. 连接 至 一个 5 - 160 mhz 时钟.
10 S3 I 乘法器 选择 管脚 3. 确定 输出 每 表格 在之上. 内部的 拉-向上.
11 S2 I 乘法器 选择 管脚 2. 确定 输出 每 表格 在之上. 内部的 拉-向上.
12 S1 I 乘法器 选择 管脚 1. 确定 输出 每 表格 在之上. 内部的 拉-向上.
13 S0 I 乘法器 选择 管脚 0. 确定 输出 每 表格 在之上. 内部的 拉-向上.
14 GND P 连接 至 地面.
15 GND P 连接 至 地面.
16 GND P 连接 至 地面.
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