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ICS93776
0793a—03/08/05
管脚 描述
管脚 # 管脚 名字 管脚 类型 描述
1 DDRC0 输出 "complementary" 时钟的 差别的 一双 输出.
2 DDRT0 输出 "真实" clock 的 差别的 一双 输出.
3 VDD PWR 电源 supply, 名义上的 2.5v
4 DDRT1 输出 "真实" clock 的 differential 一双 输出放.
5 DDRC1 输出 "complementary" 时钟的 差别的 一双 输出.
6 地 PWR 地面 管脚.
7 SCLK IN Clock管脚 的SMB美国circuitr
y, 5v tolerant.
8 clk_int 在 "真实" reference clock输入.
9 clk_inc 在 "complementar
y" 涉及 clock 输入.
10 VDDA PWR 2.5v 电源 为 这 pll 核心.
11 地 PWR 地面 管脚.
12 VDD PWR 电源 supply, 名义上的 2.5v
13 DDRT2 输出 "真实" clock 的 differential 一双 输出放.
14 DDRC2 输出 "complementary" 时钟的 差别的 一双 输出.
15 地 PWR 地面 管脚.
16 DDRC3 输出 "complementary" 时钟的 差别的 一双 输出.
17 DDRT3 输出 "真实" clock 的 differential 一双 输出放.
18 FB_outc 输出
complement single-结束 feedback输出放, dedicated
external feedback.它 switches在the same 频率
作其它 ddr 输出,这个 输出放 必须 是 connectto
fb_inc.
19 FB_outt 输出
真实 single-结束 feedback 输出,专心致志的 external
feedback. 它 switches在 这 same frequency作 其它
ddr 输出放s,这个输出放m美国t是 connectto fb_int.
20 FB_iNT IN
真实 single-结束 feedback 输入, providesfeedback
信号 至 内部的 pll 为 synchronization 和
clk_int to eliminate 阶段 错误.
21 FB_iNC IN
complement single-结束 feedback输入,提供
feedback signal 至 内部的 pll 为 synchroniz在ion
和 clk_int 至 eliminate phase 错误.
22 SDATA i/o 数据 管脚 为 smbus 电路系统, 5v tolerant.
23 VDD PWR 电源 supply, 名义上的 2.5v
24 DDRT4 输出 "真实" clock 的 differential 一双 输出放.
25 DDRC4 输出 "complementary" 时钟的 差别的 一双 输出.
26 DDRT5 输出 "真实" clock 的 differential 一双 输出放.
27 DDRC5 输出 "complementary" 时钟的 差别的 一双 输出.
28 地 PWR 地面 管脚.
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