hyb18t512[400/800/160]a[c/f]–[3.7/5]
512-mbit 翻倍-数据-比率-二 SDRAM
Overview
数据 薄板 9 rev. 1.13, 2004-05
09112003-sdm9-iq3p
1.4 管脚 配置
这 管脚 配置 的 一个 ddr2 sdram 是 列表 用 函数 在
表格 3
. 这 abbreviations 使用 在 这 pin#/缓存区
类型 columns 是 explained 在
表格 4
和
表格 5
各自. 这 管脚 numbering 为 这 fbga 包装 是
depicted 在
图示 1
为
×
4,
图示 2
为
×
8 和
图示 3
为
×
16
.
表格 3 管脚 配置 的 ddr sdram
ball#/pin# 名字 管脚
类型
缓存区
类型
函数
时钟 信号
×
4/
×
8 organizations
E8 CK I SSTL
时钟 信号
F8 CK
ISSTL
complementary 时钟 信号
F2 CKE I SSTL
时钟 使能 分级
时钟 信号
×
16 organization
J8 CK I SSTL
时钟 信号
K8 CK
ISSTL
complementary 时钟 信号
K2 CKE I SSTL
时钟 使能 分级
控制 信号
×
4/
×
8 organizations
F7 RAS
ISSTL
行 地址 strobe
G7 CAS
ISSTL
column 地址 strobe
F3 我们
ISSTL
写 使能
G8 CS
ISSTL
碎片 选择
控制 信号
×
16 organization
K7 RAS
ISSTL
行 地址 strobe
L7 CAS
ISSTL
column 地址 strobe
K3 我们
ISSTL
写 使能
L8 CS
ISSTL
碎片 选择
地址 信号
×
4/
×
8 organizations
G2 BA0 I SSTL
bank 地址 总线 1:0
G3 BA1 I SSTL
H8 A0 I SSTL
地址 信号 12:0
H3 A1 I SSTL
H7 A2 I SSTL
J2 A3 I SSTL
J8 A4 I SSTL
J3 A5 I SSTL
J7 A6 I SSTL
K2 A7 I SSTL
K8 A8 I SSTL
K3 A9 I SSTL
H2 A10 I SSTL
AP I SSTL
K7 A11 I SSTL
L2 A12 I SSTL
L8 A13 I SSTL
地址 信号 13
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