MT8941B
CMOS
10
besides 这 改进 jitter 效能, 这
mt8941b differs 从 这 mt8940 在 三 其它
areas:
1. 输入 管脚 在 这 mt8941b 做 不 包含
内部的 拉-向上 或者 拉-向下 电阻器. 在
增加, 这 输出 configuration 的 这
双向的 c8kb 管脚 有 被 转变 从
一个 打开 流 输出 至 一个 totem-柱子 输出.
2. 这 mt8941b 包含 一个 非-纠正 window
至 filter 输出 低 频率 jitter 和 wander 作
illustrated 在 图示 4. consequently, 那里 是 非
常量 阶段 relationship 在 涉及
信号 f0i 的dpll # 1 或者 c8kb 的 dpll #2 和
这 输出 clocks 的 dpll #1 或者 dpll #2.
图示 4 显示 这 新 阶段 relationship
在 c8kb 和 这 dpll #2 输出 clocks.
图示 8 illustrates 一个 应用 在哪里 这
mt8941b 不能 替代 这 mt8940 和
suggests 一个 alternative 解决方案.
3. 这 mt8941b 必须 是 重置 之后 电源-向上 在
顺序 至 保证 恰当的 运作, 这个 是 不
这 情况 为 这 mt8940.
4. 为 这 mt8941b, dpll #2 locks 至 这 下落
边缘 的 这 c8kb 涉及 信号. dpll#2 的
这 mt8940 locks 在 至 这 rising 边缘 的 c8kb.
5. 当 这 mt8940 是 有 仅有的 在 一个 24 管脚
塑料 插件, 这 mt8941b 有 一个 额外的 28
管脚 plcc 包装 选项.
产品
这 下列的 figures illustrates 如何 这 mt8941b
能 是 使用 在 一个 最小 组件 计数
approach 在 供应 这 定时 和 synchro-
nization 信号 为 这 mitel t1 或者 cept 接口,
和 这 st-总线. 这 硬件 可选择的 模式
和 这 独立 控制 在 各自 pll adds
flexibility 至 这 接口 电路. 它 能 是 容易地
reconfigured 至 提供 这 定时 和 控制 信号
为 两个都 这 主控 和 从动装置 ends 的 这 link.
同步 和 定时 信号 为 这 t1
传递 link
计算数量 9 和 10 显示 examples 的 如何 至 发生
这 定时 信号 为 这 主控 和 从动装置 ends 的 一个
t1 link. 在 这 主控 终止 的 这 link (图示 9),
dpll #2 是 这 源 的 这 st-总线 信号 获得
从 这 结晶 时钟. 这 框架 脉冲波 输出 是
looped 后面的 至 dpll #1 (在 正常的 模式), 这个
locks 至 它 至 发生 这 t1 线条 时钟. 这 定时
relationship 在 这 1.544 mhz t1 时钟 和 这
2.048 mhz st-总线 时钟 满足 这 (所需的)东西 的
这 mh89760/760b. 这 结晶 时钟 在 12.352
mhz 是 使用 用 dpll #1 至 发生 这 1.544 mhz
时钟, 当 dpll #2 (在 自由-run 模式) 使用 这
16.384 mhz 结晶 振荡器 至 发生 这 st-
总线 clocks 为 系统 定时. 这 发生 st-
总线 信号 能 是 使用 至 同步 这 系统
和 这 切换 设备 在 这 主控 终止.
图示 9 - 同步 在 这 主控 终止 的 这 t1 传递 link
结晶 时钟
(16.384 mhz)
结晶 时钟
(12.352 mhz)
MT8941B
MS0
MS1
MS2
MS3
F0i
C12i
EN
CV
C8Kb
C16i
EN
C4o
EN
C2o
V
SS
V
DD
CVb
C4b
C2o
F0b
RST
MH89760B
c1.5i
C2i
F0i
DSTi
DSTo
CSTi
CSTo
TxT
TxR
RxT
RxR
mt8980/81
st-总线
转变
T1
LINK
(1.544 mbps)
TRANSMIT
RECEIVE
模式 的 运作 为 这 mt8941b
dpll #1 - 正常的 (ms0 = x; ms1 = 0)
dpll #2 - 自由-run (ms0=1; ms2=1; ms3=1)
V
DD
R
C
: 点此下载
