MT8941B
CMOS
4
函数的 描述
这 mt8941b 是 一个 双 数字的 阶段-锁 循环
供应 这 定时 和 同步 信号 至
这 接口 电路 为 t1 和 cept (30+2)
primary multiplex 数字的 传递 links. 作
显示 在 这 函数的 块 图解 (看 图示 1),
这 mt8941b 有 二 数字的 阶段-锁 循环
(dplls), 有关联的 输出 控制 和 这 模式
选择 逻辑 电路. 这 二 dplls, 虽然
类似的 在 principle, 运作 independently 至 提供
t1 (1.544 mhz) 和 cept (2.048 mhz) 传递
clocks 和 st-总线 定时 信号.
这 principle 的 运作 behind 这 二 dplls 是
显示 在 图示 3. 一个 主控 时钟 是 分隔 向下 至
8 khz 在哪里 它 是 对照的 和 这 8 khz 输入, 和
取决于 在 这 输出 的 这 阶段 comparison,
这 主控 时钟 频率 是 corrected.
图示 3 - dpll principle
这 mt8941b achieves 这 频率 纠正 在
两个都 方向 用 使用 三 方法; 速-向上,
慢-向下 和 非-纠正.
作 显示 在 图示 4, 这 下落 边缘 的 这 8 khz
输入 信号 (c8kb 为 dpll #2 或者 f0i 为dpll # 1)
是 使用 至 样本 这 内部 发生 8 khz
时钟 和 这 纠正 信号 (cs) once 在 每
框架 (125
µ
s). 如果 这 抽样 cs 是 “1”, 然后 这
dpll 制造 一个 速-向上 或者 慢-向下 纠正
取决于 在之上 这 抽样 值 的 这 内部的 8
khz 信号. 一个 抽样 ”0” 或者 “1” 导致 这
频率 纠正 电路 至 各自 stretch 或者
shrink 这 主控 时钟 用 half 一个 时期 在 一个
instant 在 这 框架. 如果 这 抽样 cs 是 “0”, 然后
这 dpll 制造 非 纠正 在 这 主控 时钟
输入. 便条 那 自从 这 内部的 8 khz 信号 和
这 cs 信号 是 获得 从 这 主控 时钟, 一个
纠正 将 导致 两个都 clocks 至 stretch 或者 shrink
同时发生地 用 一个 数量 equal 至 half 这 时期
的 这 主控 时钟.
once 在 同步, 这 下落 边缘 的 这
涉及 信号 (c8kb 或者 f0i)将 是 排整齐 和
也 这 下落 或者 这 rising 边缘 的 cs. 它 是 排整齐
和 这 rising 边缘 的 cs 当 这 涉及 信号
是 slower 比 这 内部的 8 khz 信号. 在 这 其它
hand, 这 下落 边缘 的 这
图示 4 - 阶段 comparison
涉及 信号 将 是 排整齐 和 这 下落 边缘
的 cs 如果 这 涉及 信号 是 faster 比 这
内部的 8 khz 信号.
输入-至-输出 阶段 relationship
这 非-纠正 window 大小 是 324 ns 为 dpll #1
和 32
µ
s 为 dpll #2. 它 是 可能 为 这 相关的
阶段 的 这 涉及 信号 至 摆动 inside 这 非-
纠正 window 取决于 在 它的 jitter 和 这
相关的 逐渐变化 的 这 主控 时钟. 作 一个 结果, 这
阶段 relationship 在 这 输入 信号 和 这
输出 clocks (和 框架 脉冲波 在 情况 的 dpll #2)
将 相异 向上 至 一个 最大 的 window 大小. 这个
situation 是 illustrated 在 图示 4. 这 最大
阶段 变化 为 dpll #1 是 324 ns 和 为 dpll
#2 它 是 32
µ
s. 不管怎样, 这个 阶段 区别 能 是
absorbed 用 这 输入 jitter 缓存区 的 mitel’s t1/cept
设备.
这 非-纠正 window acts 作 一个 filter 为 低
频率 jitter 和 wander 自从 这 dpll 做 不
追踪 这 涉及 信号 inside 它. 这 大小 的 这
非-纠正 window 是 较少 比 或者 equal 至 这 大小
的 这 输入 jitter 缓存区 在 这 t1 和 cept 设备
至 保证 那 非 slip 将 出现 在 这 received
t1/cept 框架.
这 电路 将 仍然是 在 同步 作 长 作
这 输入 频率 是 在里面 这 锁-在 范围 的 这
dplls (谈及 至 这 部分 在 “jitter 效能
和 锁-在 range” 为 更远 详细信息). 这 锁-在
范围 是 宽 足够的 至 满足 这 ccitt 线条 比率
规格 (1.544 mhz
±
32 ppm 和 2.048 mhz
±
50 ppm) 为 这 高 capacity terrestrial 数字的
维护.
这 阶段 抽样 是 完毕 once 在 一个 框架 (8 khz)
为 各自 dpll. 这 divisions 是 设置 在 8 和 193 为
dpll #1, 这个 locks 至 这 下落 边缘 的 这 输入
主控 时钟
(12.352 mhz /
16.384 mhz)
频率
纠正
÷
8
输出
(1.544 mhz /
2.048 mhz)
输入
(8 khz)
阶段
Comparison
÷
193 /
÷
256
c8kb (dpll #2)
或者
f0i (dpll #1)
抽样 边缘
Interna
l
8 khz
纠正
纠正
CS
速-向上
区域
慢-向下
区域
t
CS
t
CSF
非-纠正
F0b
(dpll #2)
dpll #1
:
dpll #2:
t
CSF
= 766
×
T
P16
在哪里, t
P12
是 这 12.352 mhz 主控 时钟 振荡器 时期
为 dpll #1 和 t
P16
是 这 16.384 mhz 主控 时钟 时期
为 dpll #2.
t
CS
= 4
×
T
P12
±
0.5
×
T
P12
t
CS
= 512
×
T
P16
±
0.5
×
T
P16
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