CMOS
MT8941B
5
在 8 khz 至 发生 t1 (1.544 mhz) 时钟. 为
dpll #2, 这 divisions 是 设置 在 8 和 256 至
提供 这 cept/st-总线 时钟 在 2.048 mhz
同步 至 这 下落 边缘 的 这 输入 信号 (8
khz). 这 主控 时钟 源 是 specified 至 是
12.352 mhz 为 dpll #1 和 16.384 mhz 为 dpll
#2 在 这 全部 温度 范围 的 运作.
这 输入 ms0 至 ms3 是 使用 至 选择 这
运行 模式 的 这 mt8941b, 看 tables 1 至 4.
所有 这 输出 是 控制 至 这 高 阻抗
情况 用 它们的 各自的 使能 控制. 这
uncommitted 与非 门 是 有 为 使用 在
产品 involving mitel’s mt8976/ mh89760 (t1
接口) 和 mt8979/mh89790 (cept
接口).
模式 的 运作
这 运作 的 这 mt8941b 是 分类 在
主要的 模式 和 minor 模式. 这 主要的 模式
是 defined 为 两个都 dplls 用 这 模式 选择 管脚
ms0 和 ms1. 这 minor 模式 是 选择 用
管脚 ms2 和 ms3 和 是 适用 仅有的 至 dpll
#2. 那里 是 非 minor 模式 为 dpll #1.
主要的 模式 的 dpll #1
dpll #1 能 是 运作 在 三 主要的 模式 作
选择 用 ms0 和 ms1 (表格 1). 当 ms1 是
低, 它 是 在 正常的 模式, 这个 提供 一个 t1
(1.544 mhz) 时钟 信号 锁 至 这 下落 边缘
的 这 输入 框架 脉冲波 f0i (8khz). dpll #1
需要 一个 主控 时钟 输入 的 12.352 mhz (c12i).
在 这 第二 和 第三 主要的 模式 (ms1 是 高),
dpll #1 是 设置 至 分隔 一个 外部 1.544 mhz 或者
2.048 mhz 信号 应用 在 cvb (管脚 21). 这
分隔 能 是 设置 用 ms0 至 是 也 193 (低) 或者
256 (高). 在 这些 模式, 这 8 khz 输出 在
c8kb 是 连接 内部 至 dpll #2, 这个
运作 在 单独的 时钟 模式.
主要的 模式 的 dpll #2
那里 是 四 主要的 模式 为 dpll #2 可选择的
用 ms0 和 ms1, 作 显示 在 表格 2. 在 所有 这些
模式 dpll #2 提供 这 cept pcm30 定时,
和 这 st-总线 时钟 和 framing 信号.
在 正常的 模式, dpll #2 提供 这 cept/st-
总线 兼容 定时 信号 锁 至 这 下落
边缘 的 这 8 khz 输入 信号 (c8kb). 这些
信号 是 4.096 mhz (c4o 和
c4b)和 2.048
mhz (c2o 和 c2o)clocks, 和 这 8 khz 框架
脉冲波 (f0b) 获得从 这 16.384 mhz 主控
时钟. 这个 模式 能 是 这 一样 作 这 自由-
run 模式 如果 这 c8kb 管脚 是 系 至 v
DD
或者 v
SS
.
便条: x: indicates don’t 小心
表格 1. 主要的 模式 的 dpll #1
表格 2. 主要的 模式 的 dpll #2
表格 3. minor 模式 的 dpll #2
在 自由-run 模式, dpll #2 发生 这 保卫-
alone cept 和 st-总线 定时 和 framing 信号
和 非 外部 输入 除了 这 主控 时钟 设置 在
16.384 mhz. 这 dpll 制造 非 纠正 在 这个
configuration 和 提供 这 定时 信号 没有
任何 jitter.
M
S
0
M
S
1
模式 的
运作
函数
X 0 正常的
提供 这 t1 (1.544 mhz) 时钟
同步 至 这 下落 边缘 的
这 输入 框架 脉冲波 (f0i).
0 1 分隔-1
dpll #1 divides 这 cvb 输入 用
193. 这 分隔 输出 是
连接 至 dpll #2.
1 1 分隔-2
dpll #1 divides 这 cvb 输入 用
256. 这 分隔 输出 是
连接 至 dpll #2.
M
S
0
M
S
1
模式 的
运作
函数
0 0 正常的
提供 cept/st-总线 定时
信号 锁 至 这 下落 边缘 的
这 8 khz 输入 信号 在 c8kb.
1 0 自由-run
提供 cept/st-总线 定时 和
framing 信号 和 非 外部
输入, 除了 这 主控 时钟.
01
单独的
时钟-1
提供 cept/st-总线 定时
信号 锁 至 这 下落 边缘 的
这 8 khz 内部的 信号 提供 用
dpll #1.
11
单独的
时钟-2
提供 cept/st-总线 定时
信号 锁 至 这 下落 边缘 的
这 8 khz 内部的 信号 提供 用
dpll #1.
M
S
2
M
S
3
函数的 描述
11
提供 cept/st-总线 4.096 mhz 和 2.048
mhz clocks 和 8khz 框架 脉冲波 取决于 在
这 主要的 模式 选择.
01
提供 cept/st-总线 4.096 mhz &放大; 2.048 mhz
clocks 取决于 在 这 主要的 模式 选择
当
f0b acts 作 一个 输入. 不管怎样, 这 输入 在
f0b 有 非 效应 在 这 运作 的 dpll #2
除非 它 是 在 自由-run 模式.
00
overrides 这 主要的 模式 选择 和 accepts
合适的 阶段 related 外部 4.096 mhz 时钟
和 8 khz 框架 脉冲波 至 提供 这 st-总线
兼容 时钟 在 2.048 mhz.
10
overrides 这 主要的 模式 选择 和 accepts 一个
4.096 mhz 外部 时钟 至 提供 这 st-总线
时钟 和 框架 脉冲波 在 2.048 mhz 和 8 khz,
各自.
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