SLES100− 12月 2003
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系统 时钟 和 重置 功能
系统 时钟 输入
这 pcm1796 需要 一个 系统 时钟 为 运行 这 数字的 interpolation 过滤 和 先进的 段 dac
modulators.这 系统 时钟 是 应用 在 这 sck 输入 (管脚 7). 这 pcm1796 有 一个 系统 时钟 发现 电路
那 automatically senses 这 频率 在 这个 这 系统 时钟 是 运行. 表格 1 显示 examples 的 系统
时钟发生率 为 一般 音频的 抽样 比率. 如果 这 oversampling 比率 的 这 delta-sigma modulator 是 选择
作 128 f
S
, 这 系统 时钟 频率 是 必需的 至 是 在 256 f
S
.
图示 23 显示 这 定时(所需的)东西 为 这 系统 时钟 输入. 为 最优的 效能, 它 是 重要的 至 使用
一个 时钟 源 和 低 阶段 jitter 和 噪音. 一个 的 这 texas 器械 pll1700 家族 的 multiclock 发生器
是 一个 极好的 选择 为 供应 这 pcm1796 系统 时钟.
表格 1. 系统 时钟 比率 为 一般 音频的 抽样 发生率
抽样频率
系统 时钟 频率 (f
SCK
) (mhz)
抽样 频率
128 f
S
192 f
S
256 f
S
384 f
S
512 f
S
768 f
S
32 khz 4.096
(1)
6.144
(1)
8.192 12.288 16.384 24.576
44.1 khz 5.6488
(1)
8.4672 11.2896 16.9344 22.5792 33.8688
48 khz 6.144
(1)
9.216 12.288 18.432 24.576 36.864
96 khz 12.288 18.432 24.576 36.864 49.152
(1)
73.728
(1)
192 khz 24.576 36.864 49.152
(1)
73.728
(1)
—
(2)
—
(2)
(1)
这个 系统 时钟 比率 是 不 supported 在 i
2
c 快 模式.
(2)
这个 系统 时钟 比率 是 不 supported 为 这 给 抽样 频率.
t
(sckh)
t
(scy)
系统 时钟 (sck)
t
(sckl)
2.0 v
0.8 v
H
L
参数 最小值 最大值 单位
t
(scy)
系统 时钟 脉冲波 循环 时间 13 ns
t
(sckh)
系统 时钟 脉冲波 持续时间, 高 0.4 t
(scy)
ns
t
(sckl)
系统时钟 脉冲波 持续时间, 低 0.4 t
(scy)
ns
图示 23. 系统 时钟 输入 定时