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s29ws-n_00_g0 january 25, 2005
进步 信息
这 设备 输出 subsequent words t
BACC
之后 这 起作用的 边缘 的 各自 successive 时钟 循环,
这个 也 increments 这 内部的 地址 计数器.这 设备 输出 burst 数据 在 这个 比率 sub-
ject 至 这 下列的 运算的 情况:
开始 地址: whether 这 地址 是 divisible 用 四 (在哪里 a[1:0] 是 00). 一个 divisi-
ble-用-四 地址 incurs 这 least 号码 的 额外的 wait states 那 出现 之后 这
最初的 文字. 这 号码 的 额外的 wait states 必需的 增加 为 burst 行动
在 这个 这 开始 地址 是 一个, 二,或者 三 locations 在之上 这 divisible-用-四
地址 (i.e., 在哪里 a[1:0] 是 01, 10, 或者 11).
boundary 越过: 那里 是 一个 boundary 在 every 128 words 预定的 至这 内部的 architec-
ture 的 这 设备. 一个 增加al wait 状态 必须 是 inserted当 越过 这个 boundary
如果 这 记忆 总线 是 运行 在 一个 高 clock 频率. 请 谈及 至 这 tables 在下.
时钟 频率: 这 速 在 这个 这 设备是 预期的 至 burst 数据. 高等级的 speeds
需要 额外的 wait states 之后这 最初的 文字 为 恰当的 运作.
在 所有 具体情况, 和 或者 没有 latency, 这 rdy output indicates 当 这 next数据 是 有 至
是 读.
Tables7.2-7.6反映 wait states 必需的 为 s29ws256/128/064n 设备. 谈及 至 这“con-
figuration register”表格 (cr11 - cr14) 和 定时 图解 为 更多 详细信息.
Ta b l e 7 . 2 . 地址 latency (s29ws256n)
Ta b l e 7 . 3 . 地址 latency (s29ws128n/s29ws064n)
Ta bl e 7 . 4 . 地址/boundary 越过 latency (s29ws256n @80/66mhz)
Ta b l e 7 . 5 . 地址/boundary 越过 latency (s29ws256n @ 54mhz)
Word wait states 循环
0 x ws D0 D1 D2 D3 D4 D5 D6 D7 D8
1 x ws D1 D2 D3 1 ws D4 D5 D6 D7 D8
2 x ws D2 D3 1 ws 1 ws D4 D5 D6 D7 D8
3 x ws D3 1 ws 1 ws 1 ws D4 D5 D6 D7 D8
Word wait states 循环
0 5, 6, 7 ws D0 D1 D2 D3 D4 D5 D6 D7 D8
1 5, 6, 7 ws D1 D2 D3 1 ws D4 D5 D6 D7 D8
2 5, 6, 7 ws D2 D3 1 ws 1 ws D4 D5 D6 D7 D8
3 5, 6, 7 ws D3 1 ws 1 ws 1 ws D4 D5 D6 D7 D8
Word wait states 循环
0 7, 6 ws D0 D1 D2 D3 1 ws D4 D5 D6 D7
1 7, 6 ws D1 D2 D3 1 ws 1 ws D4 D5 D6 D7
2 7, 6 ws D2 D3 1 ws 1 ws 1 ws D4 D5 D6 D7
3 7, 6 ws D3 1 ws 1 ws 1 ws 1 ws D4 D5 D6 D7
Word wait states 循环
0 5 ws D0 D1 D2 D3 D4 D5 D6 D7 D8
1 5 ws D1 D2 D3 1 ws D4 D5 D6 D7 D8
2 5 ws D2 D3 1 ws 1 ws D4 D5 D6 D7 D8
3 5 ws D3 1 ws 1 ws 1 ws D4 D5 D6 D7 D8
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