VITESSE
半导体 公司
进步 产品 信息
VSC7146
2.5gb/s, 20-位 transceiver
页 14
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741 calle plano, camarillo, ca 93012 • 805/388-3700 • 传真: 805/987-5896 8/28/00
g52162-0 rev. 2.7
表格 6: 管脚 identifications
管脚 # 名字 D e s c r i p t i o n
2, 4, 6, 9, 11, 14, 16, 18, 20,
23, 3, 5, 8, 10, 12, 15, 17,
19, 22, 24
t[0:19]
输入 - ttl:
transmit 数据 总线, 位 0 通过 位 19. 20-位 transmit character. 并行的 数据 在
这个 总线 是 clocked 在 在 这 rising 边缘 的 tbc. 这 数据 位 相应的 至 t0 是
transmitted 第一.
26 REF
输入 - ttl:
涉及 时钟. ref 变得 至 这 pll/cmu 电路系统 和 是 multiplied 20 时间
28 TBC
输入 - ttl:
transmit 字节 时钟.
这个 rising 边缘 的 这个 时钟 latches t[0:19] 在 这 输入 寄存器 和 提供 这
涉及 时钟 在 1/20th 的 这 波特 比率 至 这 pll.
74,75 tx+, tx-
输出 - 差别的 (交流-连接 推荐):
传输者 串行 输出. 这些 管脚 输出 这 serialized transmit 数据 当
ewrap 是 低. 当 ewrap 是 高, tx+ 是 高 和 tx- 是 低.
65, 63, 59, 57, 55, 52, 50,
48, 45, 43, 64, 62, 58, 56,
54, 51, 49, 47, 44, 42
r[0:19]
输出 - ttl:
receive 数据 总线, 位 0 thru 19. 20-位 received character. 并行的 数据 在 这个 总线
能 是 抽样 在 这 rising 边缘 的 rbc. r0 是 这 第一 位 received 在 rx+/rx-.
35 TXRATE
输入 - ttl:
传输者 双 比率 选择. 低 为 half-速 运作 (1.25gb/s). 高 为
全部-速 运作 (2.5 gbps).
79 RXRATE
输入 - ttl:
接受者 双 比率 选择. 低 为 half-速 运作 (1.25gb/s). 高 为
全部-速 运作 (2.5gb/s).
29 BCMN
输入 - ttl:
backwards 兼容性 模式 选择. 低 至 准许 运作 在 previous ver-
sion 兼容性 (非 独立的 比率 控制 为 传输者 和 接受者). 高 至
准许 运作 和 独立的 比率 控制 为 传输者 和 接受者.
36 EWRAP
输入 - ttl:
使能 内部的 wrap 模式. 低 为 正常的 运作. 当 高, 一个 内部的
loopback path 从 这 传输者 至 这 接受者 是 使能, tx+ = 高 和 tx-
是 低.
68, 67 rx+, rx-
输入 - 差别的 (交流-连接 推荐):
receive 串行 输入. 这 接受者 输入 当 ewrap 是 低.
38, 39
rbc, rbcn
输出 - ttl:
recovered 字节 时钟. recovered 时钟 和 complement 获得 从 1/20
th
的 这
rx+/- 数据 比率. 这 rising 边缘 的 rbc corresponds 至 一个 新 文字 在 r[0:19].
34 en_cdet
输入 - ttl: 使能 comma 发现. 使能 com_det 和 文字 resynchroni-
zation 当 高. 当 低, keeps 电流 文字 排成直线 和 使不能运转
com_det.
37 com_det
输出 - ttl:
comma 发现. 这个 输出 变得 高 至 表明 那 r[0:6] 包含 一个
“comma”
character (‘0011111’). com_det 能 是 抽样 在 这 rising 边缘 的 rbc.
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